[發明專利]半導體元件有效
| 申請號: | 201210017576.X | 申請日: | 2012-01-19 |
| 公開(公告)號: | CN102623499A | 公開(公告)日: | 2012-08-01 |
| 發明(設計)人: | 齋藤涉;小野升太郎;仲敏行;谷內俊治;渡邊美穗;山下浩明 | 申請(專利權)人: | 株式會社東芝 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L29/423;H01L29/06 |
| 代理公司: | 永新專利商標代理有限公司 72002 | 代理人: | 徐殿軍 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 元件 | ||
本申請主張2011年1月26日在日本申請的日本專利2011-014503號的優先權,將其內容全部援引到說明書中。
技術領域
本發明的實施方式涉及半導體元件。
背景技術
為了實現開關電源等電源電路的小型化,有效的方法是提高開關頻率,使電源電路內的電感、電容等無源元件變小。但是,如果提高開關頻率,則MOSFET(Metal?Oxide?Semiconductor?Field?Effect?Transistor,金屬氧化物半導體場效應晶體管)、IGBT(Insulated?Gate?Bipolar?Transistor,絕緣柵雙極型晶體管)等開關元件的開關損失增加,導致開關電源的電源效率降低。因此,對于開關電源等電源電路的小型化,在實現開關元件的高速化的同時使開關損失減少是不可或缺的。
在被作為開關元件而使用的MOSFET、IGBT等MOS柵元件中,通過縮短柵極長度,降低柵極電容,實現了高速化。
但是,如果減小柵極電容來進行高速化,則在布線所含有的寄生電感、與開關元件電容之間引起諧振。因此,導致在開關時從MOS柵元件產生高頻噪聲。
作為解決該問題的例子,有一種在MOS柵元件的柵電極下設置p-型層的構造。根據這樣的構造,施加高電壓時的柵極/漏極間電容增加,漏極電壓的時間性變化(dV/dt)變小。由此,開關噪聲降低。但是,在柵電極下形成p-型層的制造工序復雜。因此,MOS柵元件的低成本化存在下限。
發明內容
本發明的實施方式提供一種難以產生噪聲的半導體元件。
實施方式的半導體元件具備:第1導電型的第1半導體層、第1導電型的第2半導體層、第2導電型的第3半導體層、第1導電型的第4半導體層、第1控制電極、引出電極、第2控制電極、第3控制電極、第1主電極、第2主電極。上述第2半導體層設置在上述第1半導體層之上。上述第3半導體層選擇性地設置在上述第2半導體層的表面。上述第4半導體層選擇性地設置在上述第3半導體層的表面。上述第1控制電極與上述第2半導體層、上述第3半導體層以及上述第4半導體層隔著第1絕緣膜對置。上述引出電極與上述第1控制電極電連接,設置在與設置有上述第1控制電極的第1區域不同的第2區域的上述第2半導體層之上。上述第2控制電極以及上述第3控制電極與上述引出電極電連接,在上述引出電極下隔著第2絕緣膜與上述第2半導體層對置。上述第1主電極與上述第1半導體層連接。上述第2主電極與上述第3半導體層以及上述第4半導體層連接。在上述引出電極下的上述第2半導體層的表面沒有設置上述第3半導體層,上述第2控制電極的至少一部分與第3控制電極的整體設置在上述引出電極下。上述第2控制電極的電阻比上述第3控制電極的電阻高。
根據本發明的實施方式,可以提供難以產生噪聲的半導體元件。
附圖說明
圖1是對實施方式涉及的半導體元件的概要進行說明的圖。
圖2是對參考例涉及的半導體元件進行說明的圖,圖2(a)是參考例涉及的半導體元件的主要部分剖視圖,圖2(b)是參考例涉及的半導體元件的等效電路圖。
圖3是對實施方式涉及的半導體元件的效果進行說明的圖,圖3(a)是實施方式涉及的半導體元件的主要部分剖視圖,圖3(b)是實施方式涉及的半導體元件的等效電路圖。
圖4是第1具體例涉及的半導體元件的主要部分俯視圖。
圖5是第1具體例涉及的半導體元件的主要部分剖視圖,圖5(a)是圖4的X-X’剖視圖,圖5(b)是圖4的Y-Y′剖視圖,圖5(c)是圖4的Z-Z′剖視圖。
圖6是第1具體例的第1變形例涉及的半導體元件的主要部分俯視圖。
圖7是第1具體例的第1變形例涉及的半導體元件的主要部分剖視圖,圖7(a)是圖6的X-X’剖視圖,圖7(b)是圖6的Y-Y′剖視圖。
圖8是第1具體例的第2變形例涉及的半導體元件的主要部分俯視圖。
圖9是第1具體例的第2變形例涉及的半導體元件的主要部分剖視圖,圖9(a)是圖8的X-X’剖視圖,圖9(b)是圖8的Y-Y′剖視圖。
圖10是第1具體例的第3變形例涉及的半導體元件的主要部分俯視圖。
圖11是第1具體例的第3變形例涉及的半導體元件的主要部分剖視圖,圖11(a)是圖10的X-X’剖視圖,圖11(b)是圖10的Y-Y′剖視圖。
圖12是第1具體例的第4變形例的半導體元件的主要部分剖視圖。
圖13是第2具體例涉及的半導體元件的主要部分俯視圖。
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