[發明專利]CMMB比特解交織裝置及方法

在審

• 申請號: 201210010283.9
• 申請日: 2012-01-13
• 公開（公告）號: CN103209047A
• 公開（公告）日: 2013-07-17
• 發明（設計）人: 李剛
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

1.一種CMMB比特解交織裝置，其特征在于，包括：

一輸入序列緩沖器，用于輸入數據的緩存并構造寫入單口RAM陣列的數據格式；

一單口RAM陣列，用于存儲所述輸入序列緩沖器輸出的數據，且為輸出向量緩沖器提供所需的數據；

一輸出向量緩沖器，用于緩存所述單口RAM陣列輸出的解交織后的數據；按照低密度奇偶校驗碼LDPC譯碼器并行度和工作所要求的數據格式，將緩存的數據構造成低密度奇偶校驗碼LDPC譯碼器所需的輸入向量格式，為低密度奇偶校驗碼LDPC譯碼器提供所需的待譯碼數據；

一RAM地址生成器，用于生成向所述單口RAM陣列寫入數據或從該單口RAM陣列讀出數據時所需的對應的地址；

一控制器，控制整個CMMB比特解交織裝置和該裝置各組成部件的工作。

2.如權利1所述的CMMB比特解交織裝置，其特征在于：所述單口RAM陣列由單口RAM構成，總存儲容量等于1.02×(Mb×Ib)×width比特位，其中，width為解映射輸出軟判決數據的位寬，Mb表示塊狀線性交織器的總行數，Ib表示塊狀線性交織器的總列數。

3.如權利1或2所述的CMMB比特解交織裝置，其特征在于：所述輸入數據按照(Mb×Ib)/5間隔寫入所述單口RAM陣列，填滿該單口RAM陣列Mb×Ib的空間后，依次由所述單口RAM陣列輸出；其中，Mb表示塊狀線性交織器的總行數，Ib表示塊狀線性交織器的總列數。

4.一種CMMB比特解交織方法，其特征在于，包括如下步驟：

步驟1、在控制器的控制下，將輸入數據輸入到輸入序列緩沖器，并在該輸入序列緩沖器中構造寫入單口RAM陣列的數據格式；

步驟2、在控制器的控制下，RAM地址生成器生成所述單口RAM陣列的寫入地址，在一個時隙內，按照(Mb×Ib)/5間隔，將所述輸入序列緩沖器的輸出數據寫入所述單口RAM陣列；

步驟3、在填滿所述單口RAM陣列的Mb×Ib的空間后，根據LDPC譯碼器的要求，在控制器的控制下，所述RAM地址生成器生成單口RAM陣列向輸出向量緩沖器輸出數據的地址，所述單口RAM陣列將輸出數據送入輸出向量緩沖器緩存，輸出順序為依次輸出；按照低密度奇偶校驗碼LDPC譯碼器并行度和工作所要求的數據格式，所述輸出向量緩沖器將緩存的數據構造成低密度奇偶校驗碼LDPC譯碼器所需的輸入向量格式，為低密度奇偶校驗碼LDPC譯碼器提供所需的待譯碼數據。

5.如權利要求4所述的CMMB比特解交織方法，其特征在于：實施步驟2時，只有在所述單口RAM陣列沒有向輸出向量緩沖器輸出數據的時候，才可以進行所述單口RAM陣列的寫操作。

6.如權利要求4所述的CMMB比特解交織方法，其特征在于：實施步驟3時，所述輸出向量緩沖器每一次連續為低密度奇偶校驗碼LDPC譯碼器提供的數據個數為9216個。