[發(fā)明專利]增強(qiáng)型PF-CDPD與門電路及l(fā)og2型匹配線電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201210009270.X
• 申請(qǐng)日: 2012-01-12
• 公開（公告）號(hào): CN102543167A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計(jì)）人: 張建偉;吳國(guó)強(qiáng);吳志剛;沙建軍;殷存祿
• 申請(qǐng)（專利權(quán)）人: 大連市恒瓏科技發(fā)展有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413;G11C15/04
• 代理公司: 北京清亦華知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 張大威

技術(shù)領(lǐng)域

本發(fā)明涉及可尋址存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種增強(qiáng)型PF-CDPD(Pseudo-Footless?Clock-and-Data?Pre-charged?Dynamic，偽無(wú)腳時(shí)鐘和數(shù)據(jù)預(yù)充電動(dòng)態(tài))“與”門電路及l(fā)og₂型匹配線電路。?

背景技術(shù)

大扇入的“與”門結(jié)構(gòu)是集成電路里經(jīng)常用到的電路，尤其是在按內(nèi)容尋址存儲(chǔ)器中，更需要采用大扇入的“與”門或“與非”門來(lái)進(jìn)行搜索匹配操作。對(duì)于大扇入的“與”門結(jié)構(gòu)，傳統(tǒng)的方式是采用多米諾結(jié)構(gòu)，如圖1(a)所示，與邏輯門組成的電路比較，該多米諾電路的優(yōu)點(diǎn)是功耗低，速度快，其缺點(diǎn)是每一級(jí)電路都需要時(shí)鐘來(lái)驅(qū)動(dòng)，總的時(shí)鐘負(fù)載較大。?

為減少時(shí)鐘負(fù)載，一種方法是采用圖1(b)所示的時(shí)鐘和CDPD“與”門電路，在這種電路結(jié)構(gòu)中，時(shí)鐘并不是由全局時(shí)鐘提供，而是每一級(jí)的電路輸出作為后一級(jí)的時(shí)鐘使用，這樣總的時(shí)鐘負(fù)載大大降低，同時(shí)，從概率角度看，后級(jí)電路啟動(dòng)的概率小，電路功耗可以進(jìn)一步降低。?

對(duì)于圖1(b)中所示的CDPD“與”門電路，串聯(lián)的下拉晶體管的中間節(jié)點(diǎn)N₁，N₂...，N_n在每一次預(yù)充電過程中都被充到高電平VDD-VTH，這里VDD是電源電壓，VTH是下拉晶體管的閾值電壓，然后在求值期間又放電到0。CDPD“與”門電路在每次預(yù)充電過程中會(huì)有大量下拉晶體管的寄生電容被充電，增?加了電路的功耗同時(shí)也降低了求值階段的電路翻轉(zhuǎn)速度，為降低這種結(jié)構(gòu)的CDPD“與”門電路的功耗，2005年臺(tái)灣的Jinn-Shyan?Wang等人提出了改進(jìn)的電路PF-CDPD“與”門電路，如圖1(c)所示，這種結(jié)構(gòu)的電路在預(yù)充電階段，節(jié)點(diǎn)N₁到N_n可以不用預(yù)充，因此電路功耗可以得到很大降低。?

雖然PF-CDPD“與”門電路結(jié)構(gòu)性能較好，應(yīng)用廣泛，但是這種結(jié)構(gòu)存在著局限性。隨著時(shí)代的發(fā)展，計(jì)算機(jī)技術(shù)的進(jìn)步，人們對(duì)于電子芯片可處理的數(shù)據(jù)量的要求越來(lái)越大，對(duì)數(shù)據(jù)的位數(shù)要求越來(lái)越寬。而PF-CDPD“與”門電路存在著下拉通道深度不能太大的問題導(dǎo)致數(shù)據(jù)位數(shù)不能太寬。具體說來(lái)，如圖2所示，M_F是弱反饋管，M₀到M_n-1是PF-CDPD“與”門電路下拉通道上的下拉晶體管。電路工作以預(yù)充-求值的方式工作。預(yù)充時(shí)in＝0，此時(shí)Q點(diǎn)被預(yù)充到高電平；求值時(shí)in＝1，此時(shí)Q點(diǎn)由下拉通道導(dǎo)通情況決定。存在兩種互相制約的情況。?

情況一，在M₀關(guān)斷，M₁到M_n-1導(dǎo)通的情況下，電路Q點(diǎn)應(yīng)該保守高電平，輸出不發(fā)生翻轉(zhuǎn)。此時(shí)M₁到M_n-1的寄生電容與Q點(diǎn)發(fā)生電荷共享，導(dǎo)致Q點(diǎn)電位下降最大，也稱最壞情況。當(dāng)串聯(lián)NMOS管增加時(shí)，由于下拉通道上寄生電容的增加導(dǎo)致Q點(diǎn)電位加劇降低，因此M_F要有一定的上拉能力，保證此時(shí)Q點(diǎn)還保持在高電平，輸出電路不發(fā)生錯(cuò)誤翻轉(zhuǎn)。保證M_F管子的上拉能力可以通過使管子長(zhǎng)度減小或者寬增大的方法來(lái)實(shí)現(xiàn)。?

情況二，如果，當(dāng)M₀到M_n-1的柵極接高電平，M₀到M_n-1都打開時(shí)，Q點(diǎn)電位應(yīng)該為低電平，輸出發(fā)生翻轉(zhuǎn)。如果M_F上拉能力過強(qiáng)，或者串聯(lián)的M₀到M_n-1的等效下拉能力太弱，導(dǎo)致Q點(diǎn)不能被下拉通道下拉到0電位，電路不能發(fā)生翻轉(zhuǎn)，此時(shí)電路便發(fā)生錯(cuò)誤。?

為了增加數(shù)據(jù)位數(shù)，減少字電路的門級(jí)數(shù)，需要增加單個(gè)門上串聯(lián)的下拉?晶體管的個(gè)數(shù)。但是當(dāng)串聯(lián)的下拉晶體管增加時(shí)，為保證上述第一種情況的正確，需要增加反饋管M_F的上拉能力；而另一方面，為保證上述第二種情況的正確，需要減小M_F的上拉能力。這就產(chǎn)生了矛盾，出現(xiàn)不能同時(shí)滿足第一、第二種情況的時(shí)候。因此，圖2所示的電路中，反饋管M_F嚴(yán)重限制了最大可串聯(lián)的下拉晶體管的個(gè)數(shù)，也就嚴(yán)重增加了字電路的PF-CDPD“與”門電路級(jí)數(shù)，即增加了字電路延遲。?