[發明專利]用于半導體存儲器的可編程保持器

有效

• 申請號: 201210008160.1
• 申請日: 2012-01-10
• 公開（公告）號: CN102903383A
• 公開（公告）日: 2013-01-30
• 發明（設計）人: 劉逸群
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;房嶺梅

技術領域

所公開的系統和方法涉及半導體存儲器。更具體地來說，所公開的系統和方法涉及用于半導體存儲器的可編程保持器。

背景技術

半導體存儲器，例如，隨機存取存儲器(“RAM”)和只讀存儲器(“ROM”)可以包括：連接至位線的保持器電路，從而減小了泄漏電流并且降低了噪聲，防止破壞從連接至位線的存儲器位單元所讀出的數據。然而，尤其在低壓操作期間，這些傳統保持器電路還可能具有較高的DC泄漏電流，并且導致半導體存儲器具有較慢的操作時間。此外，這種傳統保持器針對最差情況的編碼進行設計，從而可能限制VCCmin操作并且進一步增加了功耗。

發明內容

為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種方法，包括：接收存儲器編碼，所述存儲器編碼標識將要存儲在半導體存儲器中的邏輯0和邏輯1的數量；通過所述存儲器編碼確定將要連接至所述半導體存儲器的第一位線的第一類型的位單元的數量；基于將要連接至所述第一位線的所述第一類型的位單元的數量，從多個保持器電路中選擇第一保持器電路；以及將所述半導體存儲器的布局的電子表示存儲在非易失性機器可讀存儲介質中。

在該方法中，進一步包括：通過所述存儲器編碼確定將要連接至所述半導體存儲器的第二位線的所述第一類型的位單元的數量；以及基于將要連接至所述第二位線的所述第一類型的位單元的數量，從多個保持器電路中選擇第二保持器電路，其中，所述第二保持器電路與所述第一保持器電路不同。

在該方法中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯0的位單元，將要連接至所述第一位線的所述第一類型的位單元的數量大于將要連接至所述第二位線的所述第一類型的位單元的數量，并且，將要連接至所述第一位線的保持器的尺寸小于將要連接至所述第二位線的保持器的尺寸。

在該方法中，所述第一類型的位單元為被編程為在讀操作期間輸出邏輯1的位單元，將要連接至所述第一位線的所述第一類型的位單元的數量大于將要連接至所述第二位線的所述第一類型的位單元的數量，并且，將要連接至所述第一位線的保持器的尺寸大于將要連接至所述第二位線的保持器的尺寸。

在該方法中，進一步包括：通過所述存儲器編碼確定將要連接至所述半導體存儲器的多條位線中的每一條的所述第一類型的位單元的數量；以及基于將要連接至每條相應的所述位線的所述第一類型的位單元的數量選擇所述多條位線中的每一條的保持器電路，其中，選擇至少兩種不同類型的保持器電路。

在該方法中，進一步包括：基于所述布局制造所述半導體存儲器的掩模；以及使用所述掩模制造所述半導體存儲器。

根據本發明的另一方面，提供了一種半導體存儲器，包括：第一位線和第二位線；第一數量的第一類型的位單元，連接至所述第一位線；第一保持器電路，連接至所述第一位線，基于所述第一類型的位單元的所述第一數量，所述第一保持器電路具有第一尺寸；第二數量的所述第一類型的位單元，連接至所述第二位線；以及第二保持器電路，連接至所述第二位線，基于所述第一類型的位單元的所述第二數量，所述第二保持器電路具有第二尺寸，其中，所述第一尺寸與所述第二尺寸不同。

在該半導體存儲器中，進一步包括：第二數量的第二類型的位單元，連接至所述第一位線。

在該半導體存儲器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯0，所述第二類型的位單元被配置為在讀操作期間輸出邏輯1。

在該半導體存儲器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯1，所述第二類型的位單元被配置為在讀操作期間輸出邏輯0。

在該半導體存儲器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯0。

在該半導體存儲器中，所述第一類型的位單元的所述第一數量大于所述第二類型的位單元的所述第二數量，所述第一保持器電路的尺寸小于所述第二保持器電路的尺寸。

在該半導體存儲器中，所述第一類型的位單元被配置為在讀操作期間輸出邏輯1。

在該半導體存儲器中，所述第一類型的位單元的所述第一數量大于所述第二類型的位單元的所述第二數量，所述第一保持器電路的尺寸大于所述第二保持器電路的尺寸。