[發明專利]用于半導體器件的表面耐壓區、半導體器件和電容器

有效

• 申請號: 201210006353.3
• 申請日: 2012-01-11
• 公開（公告）號: CN103208516A
• 公開（公告）日: 2013-07-17
• 發明（設計）人: 陳星弼
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/40
• 分類號: H01L29/40;H01L29/417;H01L29/78;H01L29/861;H01L29/94
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 孫寶海

技術領域

本發明涉及半導體器件，特別是涉及橫向高壓器件的表面耐壓區及縱向高壓器件的結邊緣區。

背景技術

在參考文獻1(X.B.Chen，et?al.，“Theory?of?optimum?design?of?reverse-biased?p-n?junction?using?resistive?field?plates?and?variation?lateral?doping”，Solid-State?Electronics，Vol.35，No.8，pp.1365-1370(1992))中公開了與襯底摻雜(下面設為p^-型)反型的表面耐壓區(下面設為n型)的最佳摻雜密度。圖1(a)示出用這種耐壓層作叉指條圖形的二極管的一個元胞的結構圖，圖中1代表p^-型襯底區，2代表n⁺型接觸區，3代表p⁺型接觸區，4代表表面耐壓層的n型區，A代表陽極，K代表陰極，耐壓區是坐標x＝0到x＝L的一段區域。圖1(b)的實線表示在一定距離L下為了得到最高擊穿電壓所需的最佳表面雜質電荷密度D，這里，D₀＝qN_BW_pp，q代表電子電荷，W_pp代表同襯底(p^-)濃度下單邊突變平行平面結(n⁺-p^-結)的耗盡層厚度，N_B為襯底的受主濃度，而D₀代表這時n⁺區的耗盡層電荷密度。圖中所示是L＝2W_pp的情形，由此所得到表面耐壓區可以承受同襯底單邊突變平行平面結的擊穿電壓的95％。該圖中的虛線5、6及7段代表用三段均勻表面雜質電荷來代替實線所表示的最佳情形。用這種三段近似所得的擊穿電壓只比實線所得的略低。圖1(c)及圖1(d)分別表示在最佳表面變摻雜的條件下表面的橫向電場E_x及表面電位V的分布情況。圖中的E_crit及V_Bpp分別代表同襯底摻雜濃度下的單邊突變平行平面結在擊穿時的最大電場及擊穿電壓。圖1(e)示意地畫出了一種三段均勻表面雜質電荷的實施方法。在這里，表面耐壓區有一個均勻施主密度的n型區4，其電荷密度超過圖1(b)虛線中5段的最大電荷密度。在這個n型區4的頂部有一個薄的p型區8，它的受主密度也是均勻的，但并不全部覆蓋于n型區4之上。在該圖中p型區8覆蓋最少的部分(即含圖中A及A’點的部分)，n區4的施主電荷和p區8的受主電荷的共同作用產生的平均電荷密度等于圖1(b)的三段近似的虛線段5。在該圖的中間部分，p型區8有較多部分覆蓋于n型區4之上，使得這一部分的施主電荷和受主電荷的共同作用產生的平均電荷密度等于圖1(b)的三段近似的虛線段6。而在該圖的右邊部分，p型區8全部覆蓋于n型區4之上，使得這一部分的平均電荷密度等于圖1(b)的三段近似的虛線段7。這種方法就是上述的利用異位雜質補償作用的方法。

顯然，作為近似的段數越多，則得到的擊穿電壓越接近于圖1(b)實線達到的效果。

但是上述的異位雜質補償方法可能會在CMOS或BiCMOS工藝中沒有合適的p型區8劑量或合適的n型區4劑量可用。此外，在深亞微米工藝的條件下，n型漂移區4本身就很薄，從而該區施主濃度很高，導致遷移率很小。因此用該技術做的橫向n-MOST的比導通電阻很大。再則，如n型區4上面有p型區8覆蓋，則對應的n型區4厚度更小，比導通電阻更大。此外，正如在參考文獻2(X.B.Chen，“Lateral?high-voltage?devices?using?an?optimized?variational?lateral?doping”，Int.J.Electronics.Vol.83，No.3，pp.449-459(1996))一文中所述，用圖1(e)所示的補償方法中，在p型區8的邊界上，例如在圖中的A點及A’點，會產生一個平行于半導體表面而垂直于p型條8的方向的電場，該電場也會使擊穿電壓略為下降。

在本發明人的中國發明專利ZL02142183.8以及美國發明專利US6936907?B2中提出了用高介電系數的材料的薄膜覆蓋于半導體表面，它可以從某一個區域將電位移線引導到需要引入一定電位移(Electric?Displacement)的半導體表面的某處。但是高介電系數的材料一般具有鐵電性，因此只適用于電壓變化非常緩慢的器件中。而且，要求高介電系數的材料能與半導體材料有同樣的熱膨脹系數更增加了困難。

發明內容