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[發明專利]基于rd?的8b/10b解碼電路有效

專利信息
申請號: 201210004432.0 申請日: 2012-01-06
公開(公告)號: CN103199866B 公開(公告)日: 2017-03-15
發明(設計)人: 左耀華 申請(專利權)人: 上海華虹集成電路有限責任公司
主分類號: H03M7/14 分類號: H03M7/14
代理公司: 上海浦一知識產權代理有限公司31211 代理人: 戴廣志
地址: 201203 上海*** 國省代碼: 上海;31
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摘要:
搜索關鍵詞: 基于 rd 10 解碼 電路
【說明書】:

技術領域

發明涉及一種解碼電路,尤其涉及一種基于rd-的8b/10b解碼電路。

背景技術

8b/10b,也叫做8比特/10比特,是目前許多高速串行總線采用的編碼機制,如1394b、Serial?ATA、PCI?Express、Infini-band、Fibre?Channel(網狀通道)、RapidIO等總線或網絡等。

8b/10b編碼的特性之一是保證DC平衡,采用8b/10b編碼方式,可使得發送的“0”、“1”數量保持基本一致,連續的“1”或“0”不超過5位,即每5個連續的“1”或“0”后必須插入一位“0”或“1”,從而保證信號DC平衡,它就是說,在鏈路超時時不致發生DC失調。通過8b/10b編碼,可以保證傳輸的數據串在接收端能夠被正確復原,除此之外,利用一些特殊的代碼(在PCI-Express總線中為K碼),可以幫助接收端進行還原的工作,并且可以在早期發現數據位的傳輸錯誤,抑制錯誤繼續發生。8b/10b編碼是將一組連續的8位數據分解成兩組數據,一組3位,一組5位,經過編碼后分別成為一組4位的數據和一組6位的數據,從而組成一組10位的數據發送出去。相反,解碼是將1組10位的輸入數據經過變換得到8位數據位。數據值可以統一的表示為DX.Y或KX.Y,其中D表示為數據字符,K表示為控制字符,X表示輸入的原始數據的低5位EDCBA,Y表示輸入的原始數據的高3位HGF。

現有8b/10b解碼電路大多采用查表的方法實現8b/10b解碼,以數據字符的8b/10b解碼為例,現有8b/10b解碼電路需512個寬度為8比特的寄存器來存儲相關數據,占用的存儲器資源較多。

發明內容

本發明所要解決的技術問題是提供一種基于rd-的8b/10b解碼電路,能大量節省存儲器資源。

為解決上述技術問題,本發明提供的基于rd-的8b/10b解碼電路由6b預處理模塊、4b預處理模塊、基于rd-的5b/6b數據字符解碼器、基于rd-的5b/6b控制字符解碼器、基于rd-的3b/4b數據字符解碼器、基于rd-的3b/4b控制字符解碼器、數據合并模塊以及兩個異或模塊構成;

外部輸入數據為10比特數據,該10比特數據拆分為前6比特數據和后4比特數據,所述前6比特數據輸入到所述6b預處理模塊,所述后4比特數據輸入到所述4b預處理模塊;

一當前字符極性信號,分別輸入到所述6b預處理模塊和第一異或模塊;該當前字符極性信號表示當前輸入字符的極性,所述6b預處理模塊在當前字符極性信號的控制下對所述前6比特數據進行預處理操作,并輸出第一數據字符數據,第一控制字符數據和第一極性變化標示符信號;

第一異或模塊用于對所述當前字符極性信號和所述第一極性變化標示符信號進行異或處理并輸出第二字符極性信號;

所述第二字符極性信號分別輸入到所述4b預處理模塊和第二異或模塊;所述4b預處理模塊在第二字符極性信號的控制下對所述后4比特數據進行預處理操作,并輸出第二數據字符數據,第二控制字符數據和第二極性變化標示符信號;

第二異或模塊用于對所述第二字符極性信號和所述第二極性變化標示符信號進行異或處理,產生下一字符極性信號,并將所述下一字符極性信號對外輸出;

所述第一數據字符數據輸入到所述基于rd-的5b/6b數據字符解碼器進行處理,并輸出第一數據字符解碼數據和第一數據字符解碼標示符信號;

所述第一控制字符數據輸入到所述基于rd-的5b/6b控制字符解碼器進行處理,并輸出第一控制字符解碼數據和第一控制字符解碼標示符信號;

所述第二數據字符數據輸入到所述基于rd-的3b/4b數據字符解碼器進行處理,并輸出第二數據字符解碼數據和第二數據字符解碼標示符信號;

所述第二控制字符數據輸入到所述基于rd-的3b/4b控制字符解碼器進行處理,并輸出第二控制字符解碼數據和第二控制字符解碼標示符信號;

所述第一數據字符解碼數據、第一數據字符解碼標示符信號、所第一控制字符解碼數據、第一控制字符解碼標示符信號、第二數據字符解碼數據、第二數據字符解碼標示符信號、第二控制字符解碼數據和第二控制字符解碼標示符信號輸入到所述數據合并模塊,進行處理并輸出一8比特的輸出數據和一指示符信號。

本發明能大量節省存儲器資源,以數據字符的8b/10b解碼為例,本發明只需8個3比特和32個5比特的寄存器來存儲數據,所占存儲資源僅為現有8b/10b解碼電路的4.492%,資源節省效果非常顯著。

附圖說明

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