[發明專利]半導體集成電路及其信號傳輸方法

有效

• 申請號: 201210004209.6
• 申請日: 2012-01-09
• 公開（公告）號: CN102891666A
• 公開（公告）日: 2013-01-23
• 發明（設計）人: 鄭椿錫
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03K5/06
• 分類號: H03K5/06
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2011年7月21日提交的韓國專利申請No.10-2011-0072456的優先權，其全部內容以引用的方式并入本文中。

技術領域

本發明的示例性實施例涉及一種半導體設計技術，更具體而言，涉及一種具有多層結構的半導體集成電路及其信號傳輸方法。

背景技術

一般而言，半導體集成電路的封裝技術具有小型化和安裝可靠性方面的特征。層疊封裝可以具有高性能和小電路尺寸的特征。

在半導體工業中，“層疊”的意思是垂直地層疊至少兩個或更多個半導體芯片或封裝。當將層疊封裝用于半導體存儲裝置中時，半導體存儲裝置的存儲容量可以是不實施層疊封裝的半導體存儲裝置的存儲容量的兩倍或更多倍。此外，層疊封裝不僅增加存儲容量，而且還更有效地使用安裝面積。此外，層疊封裝具有更高的封裝密度。

可以通過以下方法制造層疊封裝。首先，可以將個體的半導體芯片層疊，然后進行封裝。其次，可以將已封裝的個體半導體芯片層疊。經由金屬性連線或穿通硅通孔(TSV)來將層疊式半導體封裝中的個體的半導體芯片電耦接。使用TSV的層疊封裝具有如下結構：半導體芯片之間的物理耦接和電耦接通過形成在各個半導體芯片中的TSV來垂直地實現。作為參考，使用各種方法來形成TSV，所述方法諸如首先通孔工藝(via?firstprocess)、最后通孔工藝(via?last?process)、背面最后通孔工藝(via?last?from?backside?process)等等。

圖1A至圖1G示出一種形成TSV的方法。在以下描述中，將以中途通孔工藝(viamiddle?process)為例來進行說明。中途通孔工藝是指，在有源層中形成了電路的一部分的狀態下形成TSV。

參見圖1A，在晶片襯底102上形成有源層104和晶體管106。參見圖1B，對有源層104和晶片襯底102進行刻蝕以形成具有指定深度的凹槽，并用諸如金屬(例如，銅)的導電材料來填充凹槽以提供TSV?108的基座。

參見圖1C，在有源層104上形成層間電介質層110，且在層間電介質層110中形成金屬線112。金屬線112與TSV?108和晶體管106電耦接。在TSV?108上方的金屬線上形成TSV焊盤114，TSV焊盤114將用于電耦接TSV?108。

參見圖1D，當形成TSV焊盤114時，形成凸塊116且凸塊116與TSV焊盤114電耦接。凸塊116是將TSV?108與形成在層疊的另一個半導體芯片中的TSV電耦接的部件。隨后在層間電介質層110之上形成載體118。載體118是在晶片薄化工藝(wafer?thinningprocess)(圖1E所示)期間固定晶片的部件，執行所述晶片薄化工藝是為了暴露出TSV108的一個端部。

參見圖1E，執行晶片薄化工藝以暴露出TSV?108的端部中的一個。在已被晶片薄化工藝暴露出來的TSV?108的暴露的端部處形成凸塊120。接著，參見圖1F，去除載體118。因此，制造出用于層疊的半導體芯片100A，且在半導體芯片100A的頂部和底部設置了凸塊116和120。

參見圖1G，層疊半導體芯片100A和100B，且經由與TSV連接的凸塊而使半導體芯片100A和100B彼此電耦接。

在下文，將描述經過多個垂直層疊的半導體芯片(在下文，稱為“半導體集成電路”)的信號傳輸路徑。

圖2是半導體集成電路的側視圖，圖2示出施加給半導體集成電路的信號如何經由TSV傳送至各個半導體芯片。圖2的半導體集成電路中的各個半導體芯片和TSV可以類似于圖1A至圖1G予以說明。然而，出于圖示的目的，示意性地示出各個半導體芯片和TSV。

參見圖2，信號SIG通過設置在第一半導體芯片CHIP1中的緩沖器BUF而被緩沖成內部信號SIG1，且在被施加至第一半導體芯片CHIP1的同時被傳送至TSV?TSV1。此外，從TSV?TSV1傳送來的信號SIG2在被施加至第二半導體芯片CHIP2的同時被傳送至TSV?TSV2。此外，從TSV?TSV2傳送來的信號SIG3在被施加至第三半導體芯片CHIP3的同時被傳送至TSV?TSV3。此外，從TSV?TSV3傳送來的信號SIG4被施加至第四半導體芯片CHIP4。