[發明專利]半導體單元和半導體器件

有效

• 申請號: 201210003508.8
• 申請日: 2012-01-06
• 公開（公告）號: CN102800673A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 金承煥
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L23/522
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 顧紅霞;何勝勇

技術領域

本發明涉及半導體單元和半導體器件，更具體地說，涉及具有埋入式位線的半導體單元和半導體器件。

背景技術

隨著半導體器件集成度的提高，晶體管的溝道長度逐漸減小。然而，晶體管的溝道長度的減小會導致短溝道效應，例如漏極引發勢壘降低(DIBL)、熱載流子效應和擊穿。為了解決這個問題，已經提出了多種方法，例如減小接面(junction，又稱為結)區域的深度的方法、或者通過在晶體管的溝道區中形成凹陷部來相對地增大溝道長度的方法。

然而，隨著例如動態隨機存取存儲器(DRAM)等半導體存儲器件的集成度的提高，需要制造尺寸更小的晶體管。在現有的平面型晶體管結構中，柵電極形成在半導體基板上，并且接面區域形成在柵電極的兩側，因此，即使當調整溝道長度時，仍難以采用上述結構滿足希望器件尺寸。為了解決這個問題，提出了一種豎直溝道晶體管結構。

近年來，存在如下的問題：由于在形成豎直溝道晶體管結構時器件尺寸減小而使埋入式位線與位線接面區域發生干涉，因此使位線之間的耦合電容增大。因此，當預定埋入式位線被啟動時，與該預定位線相鄰的另一埋入式位線也可能被啟動，從而導致如下的問題：由于存儲在單元(cell，又稱為晶胞)中的數據在讀出放大器中被放大時所產生的噪聲而導致不能適當地讀取數據。

發明內容

根據示例性實施例的一個方面，一種半導體器件包括多條埋入式位線和多個位線接面區域，各個位線接面區域均呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。

所述埋入式位線可以具有直線的形狀，并且所述埋入式位線可以包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層、鈷層和它們的組合。

所述半導體器件還可以包括一側觸點(OSC)，所述一側觸點設置在所述埋入式位線的一側，并且所述位線接面區域可以經由所述一側觸點而與所述埋入式位線相連。

相對應的位線接面區域可以設置成與在位線延伸方向上與所述位線接面區域相鄰的位線接面區域隔開。所述半導體器件還可以包括設置在所述埋入式位線上的覆蓋層。所述覆蓋層可以包括氮化物層。

根據示例性實施例的另一個方面，一種半導體單元包括：晶體管，其包括柵極和柵極接面區域；多條埋入式位線，其設置為與所述柵極交叉；以及多個位線接面區域，各個位線接面區域均呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。

所述半導體單元還可以包括與所述柵極接面區域相連的存儲單元。所述存儲單元可以包括電容器。

所述柵極可以是豎直柵極。所述埋入式位線可以包括從如下群組中選擇的至少一者，所述群組包括氮化鈦層、多晶硅層、鈷層和它們的組合。

所述半導體單元還可以包括設置在所述埋入式位線的一側的一側觸點，并且所述位線接面區域可以經由所述一側觸點而與所述埋入式位線相連。

相對應的位線接面區域可以設置成與在位線延伸方向上與所述位線接面區域相鄰的位線接面區域隔開。

根據示例性實施例的另一個方面，一種半導體器件包括核心電路區域和半導體單元陣列。所述半導體單元陣列包括：晶體管，其包括柵極和柵極接面區域；電容器，其與所述柵極接面區域相連；多條埋入式位線，其設置為與所述柵極交叉；以及多個位線接面區域，各個位線接面區域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。

所述核心電路區域可以包括：行譯碼器，其選擇所述半導體單元陣列的一條字線；列譯碼器，其選擇所述半導體單元陣列的一條位線；以及讀出放大器，其讀出存儲在所述行譯碼器和所述列譯碼器所選擇的半導體單元中的數據。

根據示例性實施例的另一個方面，一種半導體組件包括半導體器件和外部輸入輸出(I/O)線路。所述半導體器件包括半導體單元陣列、行譯碼器、列譯碼器和讀出放大器。所述半導體單元陣列包括：晶體管，其包括柵極和柵極接面區域；電容器，其與所述柵極接面區域相連；多條埋入式位線，其設置為與所述柵極交叉；以及多個位線接面區域，各個位線接面區域呈島形，形成在所述埋入式位線之間并與所述埋入式位線相連。

所述半導體器件還可以包括數據輸入緩沖器、指令地址輸入緩沖器和電阻單元。所述半導體組件還可以包括外部指令地址總線和電阻單元，所述外部指令地址總線向所述指令地址輸入緩沖器發送指令/地址信號。所述外部輸入輸出線路可以與所述半導體器件電連接。