[發明專利]具有雙層糾錯能力的BCH編碼器和解碼器

有效

• 申請號: 201210000779.8
• 申請日: 2012-01-04
• 公開（公告）號: CN102571106A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 朱麗娟;莫海鋒
• 申請（專利權）人: 記憶科技（深圳）有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 黃韌敏

技術領域

本發明涉及通信技術領域，尤其涉及一種具有雙層糾錯能力的BCH編碼器和解碼器。

背景技術

目前應用于固態硬盤的糾錯技術主要是BCH，編碼過程通過除法電路求余實現。譯碼過程分為三部分，首先是求余，然后是伴隨式的計算，硬件上使用線性反饋移位寄存器以及有限域乘法器實現，然后是關鍵方程求解，最后是錢搜索過程。對于BCH的編碼和解碼，其糾錯是一個必不可少的重要過程。隨著flash工藝的發展，人們對ECC糾錯能力的要求也越來越高，希望將BCH的糾錯能力提高，但BCH糾錯個數的提高帶來的是碼率的降低，并且當糾錯個數達到一定值之后再增加糾錯個數，將對輸出誤碼率影響不大；另一個是改變糾錯碼種類，但這樣的代價是需要花費大量的時間和人力去重新尋找糾錯碼以及進行一定的評估測試。

綜上可知，現有的BCH編碼和解碼的糾錯技術，在實際使用上顯然存在不便與缺陷，所以有必要加以改進。

發明內容

針對上述的缺陷，本發明的目的在于提供一種具有雙層糾錯能力的BCH編碼器和解碼器，其可以大大提高BCH碼的糾錯性能。

為了實現上述目的，本發明提供一種具有雙層糾錯能力的BCH編碼器，包括一編碼輸入端，用于碼字的輸入，所述碼字由第一碼字和第二碼字組成，所述編碼器還包括：

弱糾錯編碼單元，包括用于實現弱糾錯編碼的第一求余電路，以及第一緩存器，所述第一求余電路輸出第一碼字和第二碼字的校驗位；

強糾錯編碼單元，包括用于實現強糾錯編碼的第二求余電路，該第二求余電路的輸入為所述第一碼字和第二碼字的異或運算結果，其輸出為該異或運算結果的強校驗位；以及

一除法電路。

根據本發明的BCH編碼器，所述編碼輸入端連接一第二緩存器，所述第二緩存器的輸出端可輸出所述第一碼字。

根據本發明的BCH編碼器，所述強糾錯編碼單元還包括：

第一異或門，其兩個輸入端分別連接所述第二緩存器的輸出端以及編碼輸入端，分別用于接收所述第一碼字和第二碼字，所述第一異或門將所述第一碼字和第二碼字異或運算后將運算結果傳送至所述第二求余電路進行運算；

第二異或門，其兩個輸入端分別連接所述第一緩存器的輸出端以及第一求余電路的輸出端，分別用于接收所述第一碼字的校驗位和第二碼字的校驗位并進行運算，所述第二異或門及第二求余電路將運算結果傳送至所述除法電路。

根據本發明的BCH編碼器，所述編碼器還包括一復用器，所述第一緩存器、第二緩存器及除法電路的輸出端均連接于所述復用器。

根據本發明的BCH編碼器，所述編碼器為二進制BCH編碼器。

本發明還相應的提供一種具有雙層糾錯能力的BCH解碼器，包括一解碼輸入端，用于輸入帶信息校驗位的碼字，所述碼字包括第一碼字和第二碼字，所述解碼器還包括：

弱糾錯解碼單元，包括用于弱糾錯解碼計算的第三求余電路，以及第三緩存器；

強糾錯解碼單元，包括用于強糾錯解碼計算的第四求余電路，以及一乘法電路；

錯誤信息計算單元，用于計算確定所述解碼后的碼字的錯誤位置信息；

糾錯單元，用于根據所述錯誤位置信息進行糾錯。

根據本發明的BCH解碼器，所述解碼輸入端連接一第四緩存器，用于輸出所述第一碼字。

根據本發明的BCH解碼器，所述強解碼糾錯單元還包括：

第三異或門，用于接收所述第一碼字和第二碼字的校驗位，并進行異或運算后將運算結果傳送至所述第四求余電路；

第四異或門，用于接收所述第一碼字和第二碼字，并進行異或運算后將運算結果傳送至所述第四求余電路。

根據本發明的BCH解碼器，所述錯誤信息計算單元包括：

伴隨式計算子單元，用于計算獲取伴隨式；

關鍵方程求解子單元，用于根據所述伴隨式確定關鍵方程，并進行求解；

錢搜索子單元，用于獲取關鍵方程的根，并輸出錯誤信息。

根據本發明的BCH解碼器，所述解碼器為二進制BCH解碼器。

本發明通過在編碼器中設置弱糾錯編碼單元和強糾錯編碼單元，使編碼器具有雙層糾錯編碼，通過弱糾錯編碼單元可以輸出碼字的弱校驗位，通過強糾錯編碼單元可以輸出碼字的強校驗位，對應的，本發明提供的解碼器具有弱糾錯解碼單元和強糾錯解碼單元，分別對應進行弱糾錯解碼和強糾錯解碼。借此，本發明通過雙層糾錯結構，提高編碼器和解碼器的糾錯性能。

附圖說明

圖1是本發明的BCH編碼器的結構示意圖；