[發明專利]帶有對所有權的請求且沒有數據的預取

有效

• 申請號: 201180076288.5
• 申請日: 2011-12-22
• 公開（公告）號: CN104067266B
• 公開（公告）日: 2017-12-26
• 發明（設計）人: J·考博爾;L·K·吳;G·Z·克里斯沃斯;A·T·福塞斯;R·C·桑德拉拉曼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/80
• 分類號: G06F15/80;G06F12/0811;G06F9/30
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 張東梅

1.一種半導體芯片，具有多個處理核心，包括：

所述處理核心的第一處理核心，包括：

高速緩存；以及

高速緩存一致性邏輯單元，所述高速緩存一致性邏輯單元用于發起對高速緩存線的所有權的請求，但無需響應于所述請求接收所述高速緩存線，響應于所述第一處理核心執行提示即將到來的程序代碼旨在完全寫入所述高速緩存線的提示指令，發起所述請求，所述高速緩存一致性邏輯單元用于：響應于接收對所述請求的批準，在所述第一處理核心的高速緩存中為所述高速緩存線創建虛擬條目；以及響應于所述第一處理核心不對所述高速緩存線完全寫入，使所述虛擬條目無效，其中，所述高速緩存線的所述虛擬條目被看作處于高速緩存一致性協議中的獨占而無數據狀態。

2.如權利要求1所述的半導體芯片，其特征在于，所述高速緩存是第一L1高速緩存，并且所述高速緩存一致性邏輯單元是第一L1高速緩存一致性單元。

3.如權利要求1所述的半導體芯片，其特征在于，所述高速緩存一致性邏輯單元用于在所述第一處理核心能夠完全寫入所述高速緩存線之前，響應于發起對所述高速緩存線的讀取請求，使得所述虛擬條目無效。

4.如權利要求1所述的半導體芯片，其特征在于，所述高速緩存一致性邏輯單元用于在所述第一處理核心能夠完全寫入所述高速緩存線之前，響應于所述第一處理核心執行存儲指令，使得所述虛擬條目無效。

5.如權利要求1所述的半導體芯片，其特征在于，在L2高速緩存未命中的情況中，所述指令包含判斷是否從系統存儲器讀取所述高速緩存線的臨時提示信息。

6.如權利要求1所述的半導體芯片，其特征在于，所述處理核心的指令處理流水線的執行單元用于執行所述提示指令，所述執行單元耦合到所述高速緩存一致性邏輯單元，以便發送應發起所述請求的信號。

7.如權利要求1所述的半導體芯片，進一步包括L2高速緩存一致性邏輯單元，所述L2高速緩存一致性邏輯單元用于在L2高速緩存命中的情況中響應于所述請求不把所述高速緩存線轉發給所述處理核心。

8.如權利要求1所述的半導體芯片，進一步包括系統存儲器一致性邏輯單元，所述系統存儲器一致性邏輯單元用于在L2高速緩存未命中的情況中響應于所述請求不從系統存儲器取出所述高速緩存線。

9.一種由處理器執行的方法，包括：

執行指令，所述指令具有作為操作數的地址以及臨時提示信息，所述指令的執行包括把信號發送給所述處理器的高速緩存一致性協議邏輯單元；

響應于所述信號，所述高速緩存一致性協議邏輯單元發起對在所述地址處的高速緩存線的所有權的請求，所述高速緩存線不在所述處理器的高速緩存中，所述對所有權的請求也指示不把所述高速緩存線發送給所述處理器，所述臨時提示信息判斷在高速緩存未命中而不是L1高速緩存未命中的情況中是否從系統存儲器讀取所述高速緩存線；

在所述高速緩存中為所述高速緩存線創建虛擬條目；

響應于所述處理器不對所述高速緩存線完全寫入，使所述虛擬條目無效，并且

其中，所述高速緩存線的所述虛擬條目被看作處于高速緩存一致性協議中的獨占而無數據狀態。

10.如權利要求9所述的方法，進一步包括如果對所述高速緩存線的下次訪問不是對所述高速緩存線的完全寫入則使得所述虛擬條目無效。

11.如權利要求10所述的方法，其特征在于，所述下次訪問少于對所述高速緩存線的完全寫入。

12.如權利要求10所述的方法，其特征在于，所述下次訪問是所述高速緩存線的讀取。

13.如權利要求9所述的方法，進一步包括，響應于所述請求，把所述高速緩存線從系統存儲器移動到位于所述高速緩存和系統存儲器之間的第二高速緩存。