[發明專利]減小的接觸電阻的自對準接觸金屬化

有效

• 申請號: 201180075772.6
• 申請日: 2011-12-20
• 公開（公告）號: CN104011870A
• 公開（公告）日: 2014-08-27
• 發明（設計）人: G·A·格拉斯;A·S·默西;T·加尼
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/28;H01L21/336
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

背景技術

包括晶體管、二極管、電阻器、電容器和在半導體襯底上形成的其它無源和有源電子設備的電路設備的增加的性能一般是在那些設備的設計、制造和操作期間考慮的主要因素。例如，在金屬氧化物半導體(MOS)晶體管半導體設備(例如在互補金屬氧化物半導體(CMOS)中使用的那些半導體設備)的設計和制造或形成期間，常常希望最小化與否則被稱為外部電阻Rext的接觸部相關聯的寄生電阻。降低的Rext從同樣的晶體管設計實現較高的電流。

附圖說明

圖1A是根據本發明的實施例的用于形成具有低接觸電阻的晶體管結構的方法。

圖1B是根據本發明的另一實施例的用于形成具有低接觸電阻的晶體管結構的方法。

圖2A到2I示出根據本發明的實施例的當執行圖1A的方法時形成的結構。

圖3A到3C示出根據本發明的實施例的當執行圖1B的方法時形成的可選結構。

圖4A-E各示出根據本發明的一個實施例配置的非平面晶體管架構的透視圖。

圖5示出根據本發明的示例性實施例的使用一個或多個晶體管結構實現的計算系統。

如將認識到的，附圖不一定按比例繪制或用來將所主張的發明限制到所示的特定配置。例如，雖然一些附圖通常指示直線、直角和平滑表面，但鑒于所使用的處理設備和技術的實際限制，晶體管結構的實際實現方式可能具有不太完美的直線、直角，且一些特征可具有表面拓撲或否則是不平滑的。簡言之，附圖僅被提供來顯示示例性結構。

具體實施方式

公開了用于形成具有相對于常規設備減小的寄生接觸電阻的晶體管設備的技術。在一些示例性實施例中，MOS結構被配置成使得p-MOS源極/漏極區在接觸溝槽形成之前或之后覆蓋有p型鍺，且n型III-V半導體材料層設置在n-MOS區和鍺覆蓋的p-MOS區之上。因此，覆蓋有p型鍺的p-MOS源極/漏極區比n-MOS硅源極/漏極區相對更高?；匚g工藝可接著被執行來利用在n型和p型區之間的源極/漏極高度差以使接觸類型自對準以暴露在n-MOS區之上的III-V材料和在p-MOS區之上的鍺。技術還可包括跟隨有鍺/III-V化合物形成退火的接觸電阻減小金屬沉積和然后跟隨有拋光以去除過量金屬從而隔離每個接觸溝槽與相鄰的接觸溝槽的金屬接觸插塞的沉積。

總體概述

如前面解釋的，可通過減小設備電阻來實現晶體管中的增加的驅動電流。接觸電阻是設備的總電阻的一個構成部分。一般晶體管接觸疊層包括例如硅或硅鍺(SiGe)源極/漏極層、硅化物/鍺化物層、氮化鈦粘附層和鎢接觸部/插塞。例如鎳、鉑、鈦、鈷等金屬的硅化物和鍺化物可在鎢插塞沉積之前形成在源極-漏極區上。在這樣的配置中，接觸電阻相對高，且實際上被硅或SiGe價帶對準限制到接觸金屬中的釘扎水平(pinning?level)。通常，使用工業標準硅化物，例如鎳(或其它適當的硅化物例如鈦、鈷、鋁或鉑)，這導致對于n型接觸部大約0.5eV或更高的帶未對準或對于p型接觸部0.3eV或更高的帶未對準和相應地高的電阻。

因此且根據本發明的示例性實施例，中間p型鍺層設置在p型源極/漏極和接觸金屬之間，且中間n型III-V金屬層設置在n型源極/漏極和接觸金屬之間。假定p型源極/漏極上的鍺足夠厚，隨后的回蝕工藝于是導致在接觸溝槽的底部處的被暴露表面，接觸溝槽包括在n型源極/漏極之上的III-V材料區域和在p型源極/漏極之上的鍺區域。標準接觸部形成工藝流程可從那里繼續進行。