[發明專利]不對稱異質結構FET及制造方法

有效

• 申請號: 201180052747.6
• 申請日: 2011-10-26
• 公開（公告）號: CN103189985A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: B·A·安德森;J·B·約翰遜;E·J·諾瓦克;R·R·魯賓遜
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L21/336;H01L29/165;H01L29/49;H01L29/51
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 于靜;張亞非

技術領域

本發明涉及半導體結構和制造方法，更具體而言，涉及不對稱異質結構FET和制造方法。

背景技術

對于金屬氧化物半導體場效應晶體管（MOSFET）的性能改善已經有重要的調查研究。但是，一個主要的挑戰是MOSFET的縮放（scaling）以提升驅動電流而沒有短溝道性能和關斷狀態泄漏電流的劣化。為了改善性能，薄限制半導體溝道區域（例如SiGe）已吸引了注意，這是由于其在減小的帶隙層中的空穴限制（hole?confinement），該空穴限制轉而導致PMOSFET短溝道效應的改善。但是，SiGe層中的較小帶隙也會限制pFET的夾斷區的載流子，當在飽和狀態下工作時，這會導致降低的驅動電流。

更具體而言，當SiGe溝道層厚度隨著晶體管柵極長度的減小而減小時，為了既提高運行速度也增加每芯片的組件數量，由于對FET的漏極附近的夾斷中的載流子的增加的限制，飽和驅動電流的劣化也增加，由此限制了在柵極長度縮放的情況下的性能改善。

因此，在不犧牲驅動電流的情況下抑制短溝道是在亞100nm（sub-100nm）器件中的主要挑戰。

發明內容

在本發明的第一方面，一種結構包括半導體襯底以及在所述半導體襯底上外延生長的半導體層。所述外延生長的半導體層包含合金，并具有在溝道區域中限制反型載流子（inversion?carrier）的帶結構和厚度以及位于摻雜邊緣處的更厚部分，所述更厚部分更深地延伸到所述半導體結構中，以避免在所述摻雜邊緣處限制所述反型載流子。

在本發明的另一方面，一種結構包括溝道，所述溝道形成在硅襯底之上且在柵極結構下方，使源極區域與漏極區域分離。所述結構還包括異質硅層，所述異質硅層形成在所述溝道中且延伸到所述源極區域和所述漏極區域中。所述異質硅層具有在所述溝道中的第一厚度和在所述漏極區域的邊緣處并延伸到所述漏極區域中的第二厚度。所述第二厚度大于所述第一厚度。

在本發明的又一方面，一種方法包括在半導體襯底上以及在柵極結構下方、一側上蝕刻出的溝槽內生長外延生長的半導體層。所述外延生長的半導體層包含合金，具有在所述柵極結構下方的溝道區域中限制反型載流子的帶結構，并在摻雜區域的邊緣處生長到所述半導體襯底中的更深部分，以避免在所述摻雜邊緣處限制所述反型載流子。

在本發明的另一方面，提供了一種用于設計、制造或測試集成電路的在機器可讀存儲介質中有形地體現的設計結構。所述設計結構包括本發明的結構。在另外的實施例中，在機器可讀數據存儲介質上編碼的硬件描述語言（HDL）設計結構包括這樣的要素：當在計算機輔助設計系統中被處理時，所述要素生成FET的機器可執行表示，該表示包括本發明的結構。在另外的實施例中，提供了計算機輔助設計系統中用于生成FET的功能設計模型的方法。該方法包括生成FET的結構要素的功能表示。

附圖說明

通過本發明的示例性實施例的非限制性實例，參考給出的多個附圖，在下面的詳細說明中描述本發明。

圖1是根據本發明的方面的起始結構；

圖2-6示出了根據本發明的方面的處理步驟以及使用所述處理步驟形成的相應結構；以及

圖7是示出了在半導體設計、制造和/或測試中使用的設計過程的流程圖。

具體實施方式

本發明涉及半導體結構和制造方法，更具體而言，涉及不對稱異質結構場效應晶體管（FET）和制造方法。在實施例中，所述FET包括限制半導體材料的薄溝道，其中所述半導體材料的一部分在漏極邊緣處延伸到深處以避免漏極處的限制，同時保持在溝道其余部分中的限制。更具體而言，由于溝道反型層（inversion?layer）限制，薄異質結構溝道材料導致優異的短溝道效應抑制，該薄異質結構溝道材料例如為（用于pFET的）硅上SiGe。但是，相同的限制特性還導致了降低的飽和漏極電流。為了解決降低的飽和漏極電流的問題，本發明包括具有限制半導體的薄溝道的FET結構，其中所述半導體的一部分在漏極邊緣處延伸到深處以避免漏極處的限制，同時保持在溝道其余部分中的限制。