[發明專利]調整半導體器件中的閾值電壓的方法

有效

• 申請號: 201180045530.2
• 申請日: 2011-07-26
• 公開（公告）號: CN103229282A
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 邁克爾·G·沃德;伊戈爾·V·佩德斯;桑尼·江;嚴·B·丹;安德魯·達拉克;彼得·I·波爾什涅夫;斯瓦米納坦·斯里尼瓦桑
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L21/8228
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

領域

本發明的實施例通常涉及形成半導體器件的方法。

背景

不同器件類型，如n型金屬氧化物半導體(NMOS)器件或p型金屬氧化物半導體(PMOS)器件，典型地需要在各自柵極堆疊中的等效層具有實質上不同的成分，以達成操作各器件所必須的期望閾值電壓。舉例而言，不同器件可能需要在它們各自的柵極堆疊中的高介電常數介電層或金屬層的一或多者具有不同的成分，以達成操作各器件所必須的期望閾值電壓。對不同層具有不同成分的需求典型地需要多重掩模步驟及沉積步驟，以沉積各層，因而增加了制造的成本及時間。

因此，本案發明人已發展出形成半導體器件的改良方法。

發明概述

本文提供于基板上形成器件的方法。在某些實施例中，于基板上形成器件的方法可包含下列步驟：提供基板，基板具有部分制造的第一器件設置于基板上，第一器件包括第一膜堆疊，第一膜堆疊包含第一介電層及設置于第一介電層頂上的第一高介電常數介電層；于第一膜堆疊頂上沉積第一金屬層；以及修飾第一金屬層的第一上表面，以調整第一器件的第一閾值電壓，其中第一上表面的修飾不延伸穿過至第一金屬層的第一下表面。

在某些實施例中，所述方法可進一步包含下列步驟：在沉積第一金屬層之前，修飾第一高介電常數介電層的第一上表面，以調整第一柵極堆疊的第一功函數，其中第一高介電常數介電層的第一上表面的修飾不延伸穿過至第一高介電常數介電層的第一下表面。

在某些實施例中，部分制造的第二器件設置于基板上，其中第二器件包括第二膜堆疊，第二膜堆疊包含第二介電層及設置于第二介電層頂上的第二高介電常數介電層，其中第二介電層與第一膜堆疊的第一介電層具有實質上等效的成分，且其中第二高介電常數介電層與第一高介電常數介電層具有實質上等效的成分。

在某些實施例中，所述方法可進一步包含下列步驟：與第一金屬層的沉積同步于第二膜堆疊頂上沉積第二金屬層，其中第二金屬層與第一金屬層具有實質上等效的成分。

在某些實施例中，第一器件的第一閾值電壓不同于第二器件的第二閾值電壓。在某些實施例中，第一器件為NMOS器件，且第二器件為PMOS器件。本發明的其它及進一步的實施例描述于下文。

附圖簡要說明

通過參照附圖中所描繪的本發明的圖解實施例可理解上文所簡述并詳細討論于下文中的本發明的實施例。然而，應注意的是，附圖僅為說明本發明的典型實施例，而非用于限制本發明的范圍，本發明可允許其它等效實施例。

圖1描繪根據本發明的某些實施例的形成器件的方法的流程圖。

圖2A至圖2F描繪根據本發明的某些實施例的器件的制造階段。

圖3描繪根據本發明的某些實施例的等離子體反應器。

為方便理解，在可能情況下已使用相同元件符號以表示諸圖所共有的相同元件。所述圖并未依比例繪制，且可能為了清晰而簡化。可考慮將一個實施例的元件及特征有利地并入其它實施例中，而無需特別敘述。

具體描述

本文公開了用以于基板上形成半導體器件的方法。本發明方法的至少某些實施例可有利地減少用來在相同基板上制造，例如，包括n型金屬氧化物半導體(NMOS)器件及p型金屬氧化物半導體(PMOS)器件的互補式金屬氧化物半導體(CMOS)器件，或在相同基板上制造任何一或多個NMOS及/或PMOS器件所需的工藝步驟的數目。由于減少工藝步驟的數目，本發明方法的至少某些實施例可有助于增加工藝產量。