[發明專利]移位寄存器電路和顯示裝置及移位寄存器電路的驅動方法

有效

• 申請號: 201180021264.X
• 申請日: 2011-01-28
• 公開（公告）號: CN102870163A
• 公開（公告）日: 2013-01-09
• 發明（設計）人: 嶋田純也;田中信也;菊池哲郎;山崎周郎;吉田昌弘;堀內智;小笠原功
• 申請（專利權）人: 夏普株式會社
• 主分類號: G11C19/00
• 分類號: G11C19/00;G09G3/20;G09G3/36
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳

技術領域

本發明涉及在顯示面板形成為單片電路的移位寄存器電路。

背景技術

近年來，在液晶面板上由非晶硅形成柵極驅動器實現成本削減的柵極單片電路化正在進行。柵極單片電路也被稱為無柵極驅動器（gatedrive?less）、面板內置柵極驅動器、內柵極面板（gate-in?panel）等。

圖13表示構成由柵極單片電路形成的柵極驅動器的移位寄存器電路100的結構例。

在該移位寄存器電路100中，各級（移位寄存器級）SRk（k為1≤k≤n的自然數）具有設置端子SET、輸出端子GOUT、重置端子RESET、低（Low）電源輸入端子VSS、和時鐘輸入端子CLK1、CLK2。在各級SRk（k≥2）中，設置端子SET被輸入前一級SRk-1的輸出信號Gk-1。第一級SR1的設置端子SET被輸入柵極開始脈沖信號GSP。在各級SRk（k≥1）中，輸出端子GOUT對配置在有源區域101的對應的掃描信號線輸出輸出信號Gk。在各級SRk（k≤n-1）中，重置端子RESET被輸入下一級SRk＋1的輸出信號Gk＋1。最終級SRn的重置端子RESET被輸入清零（clear）信號CLR。

低電源輸入端子VSS被輸入各級SRk中的低電位側的電源電壓即低電源電壓VSS。時鐘輸入端子CLK1和時鐘端子CLK2中的一方被輸入時鐘信號CKA1，并且另一方被輸入時鐘信號CKA2，在相鄰的級之間，被輸入到時鐘輸入端子CLK1的時鐘信號和被輸入到時鐘輸入端子CLK2的時鐘信號交替（相互）替換。

時鐘信號CKA1和時鐘信號CKA2具有圖14所示的有源的時鐘脈沖期間（在此，高電平期間）相互不重疊的互補的相位關系。時鐘信號CKA1、CKA2的高電平側（有源側）的電壓為VGH，低電平側（非有源側）的電壓為VGL。低電源電壓VSS與時鐘信號CKA1、CKA2的低電平側的電壓VGL相等。在該例中，時鐘信號CKA1和時鐘信號CKA2相互為反相的關系，但也能夠為一個時鐘信號的有源的時鐘脈沖期間包含于另一個時鐘信號的非有源的期間內的關系（即時鐘負載比不足1/2）。

柵極開始脈沖信號GSP是在1幀期間（1F）的最初的時鐘脈沖期間成為有源的信號。清零信號CLR是在1幀期間（1F）的最后的時鐘脈沖期間成為有源（在此為高）的信號。

圖15表示圖13的移位寄存器電路100的各級SRk的結構例。

各級SRk具有5個晶體管T1、T2、T3、T4、T5和電容C1。上述晶體管全部都是n溝道型的TFT。

在晶體管T1中，柵極和漏極與設置端子SET連接，源極與晶體管T5的柵極連接。在作為各級SRk的輸出晶體管的晶體管T5中，漏極與時鐘輸入端子CLK1連接，源極與輸出端子GOUT連接。即，晶體管T5作為柵極，進行被輸入至時鐘輸入端子CLK1的時鐘信號的通過和遮斷。電容C1連接到晶體管T5的柵極和源極之間。將與晶體管T5的柵極連接的節點稱為netA。

在晶體管T3中，柵極與重置端子RESET連接，漏極與節點netA連接，源極與低電源輸入端子VSS連接。在晶體管T4中，柵極與重置端子RESET連接，漏極與輸出端子GOUT連接，源極與低電源輸入端子VSS連接。

在晶體管T2中，柵極與時鐘端子CLK2連接，漏極與輸出端子GOUT連接，源極與低電源輸入端子VSS連接。

接著，使用圖16對各級SRk的動作進行說明。

在1幀期間的最初，柵極開始脈沖信號GSP作為移位寄存器電路100的移位脈沖被輸入第一級SR1的設置端子SET。移位寄存器電路100，通過級聯連接的各級SRk依次接收該移位脈沖，輸出輸出信號Gk的有源的脈沖。

在各級SRk中，至移位脈沖被輸入設置端子SET為止，晶體管T4、T5為高阻抗狀態，并且，晶體管T2當每次從時鐘輸入端子CLK2輸入的時鐘信號為高電平時變為導通（ON）狀態，輸出端子GOUT為保持低電平的期間。