[發明專利]時鐘合成系統、電路和方法

有效

• 申請號: 201180008809.3
• 申請日: 2011-02-22
• 公開（公告）號: CN102754348A
• 公開（公告）日: 2012-10-24
• 發明（設計）人: 肯德爾·卡斯特-佩里
• 申請（專利權）人: 賽普拉斯半導體公司
• 主分類號: H03L7/183
• 分類號: H03L7/183;H03L7/08
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 周靖;鄭霞

1.一種時鐘合成系統，包括：

前饋分頻器電路，其被配置成響應于選擇信號將源時鐘信號按多個整數中的一個分頻以生成與同步脈沖同步的基準時鐘；

調制器，其響應于至少一個差值來調制所述選擇信號；

倍頻器電路，其倍頻所述基準時鐘以生成輸出時鐘；以及

定時電路，其響應于所述源時鐘信號和所述同步脈沖來生成所述差值。

2.根據權利要求1所述的時鐘合成系統，其中：

所述調制器包括脈沖密度調制器；以及

所述分頻器電路包括雙模預分頻器，所述雙模預分頻器響應于所述選擇信號的邏輯狀態來按整數L或者L+1分頻。

3.根據權利要求1所述的時鐘合成系統，其中：

所述調制器包括△-∑調制器，所述△-∑調制器至少將所述差值編碼成脈沖流以生成所述選擇信號。

4.根據權利要求1所述的時鐘合成系統，其中：

所述定時電路包括計數器，所述計數器通過將理想計數與發生在同步脈沖之間的源時鐘循環的測量計數比較來生成所述差值。

5.根據權利要求1所述的時鐘合成系統，其中：

所述倍頻器電路包括鎖相環，所述鎖相環具有分頻值Q和倍頻值P，以使

f_輸出=P/Q*f_基準

其中f_輸出是所述輸出時鐘的頻率，f_基準是所述基準時鐘的頻率，以及P和Q是從多個整數值中選定的整數值。

6.根據權利要求1所述的時鐘合成系統，還包括：

串行通信接口，其被配置成接收與所述同步脈沖同步的串行數據。

7.根據權利要求6所述的時鐘合成系統，還包括：

所述串行通信接口選自通用串行總線（USB）接口或者S/PDIF接口。

8.一種時鐘合成系統，包括：

頻率合成電路，其響應于源時鐘和同步時鐘之間的至少一個差異將源時鐘按不同的整數值分頻以生成基準時鐘；以及

倍頻器電路，其通過倍頻所述基準時鐘來生成至少一個輸出時鐘；其中

所述同步時鐘比所述源時鐘和所述基準時鐘慢，并且所述至少一個輸出時鐘是所述同步時鐘的有理數倍頻并且與所述同步時鐘同步。

9.根據權利要求8所述的時鐘合成系統，其中：

所述頻率合成電路包括雙模預分頻器電路，所述雙模預分頻器電路將所述源時鐘按整數L或者L+1分頻。

10.根據權利要求8所述的時鐘合成系統，還包括：

所述倍頻器電路包括鎖相環（PLL），所述鎖相環具有分頻值Q和倍頻值P，其中Q和P是整數；以及

PLL配置寄存器，其被配置成接收值Q和P作為從所述時鐘合成系統外部的源接收的寫入值。

11.根據權利要求8所述的時鐘合成系統，其中：

所述同步時鐘由選自由以下項構成的組的同步事件源生成：用于串行通信信號的幀起始脈沖、交流（AC）線電壓、和頻率小于50kHz的晶體振蕩器輸出。

12.根據權利要求8所述的時鐘合成系統，其中：

所述頻率合成電路至少包括由配置數據配置的可編程邏輯電路。

13.根據權利要求8所述的時鐘合成系統，還包括：

串行通信接口，其響應于串行通信信道上的信號來生成所述同步時鐘；以及

至少一個數據處理電路，其處理與所述同步時鐘同步傳送的數據；其中

所述至少一個數據處理電路選自由以下項構成的組：數據轉換器電路，其與所述同步時鐘同步地轉換數據，包括模擬數字轉換器電路和數字模擬轉換器電路；編碼或解碼電路，其與所述同步時鐘同步地編碼或者解碼數據；以及調制或解調電路，其用數據調制至少一個載波信號或者從至少一個已調制的載波信號解調出數據。

14.根據權利要求13所述的時鐘合成系統，其中：

所述串行通信接口選自由以下項構成的組：通用串行總線接口和S/PDIF兼容接口。