[發明專利]高速緩沖存儲器控制方法、裝置和系統

有效

• 申請號: 201180003800.3
• 申請日: 2011-12-31
• 公開（公告）號: CN102725741A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 蔡安寧
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

技術領域

本發明涉及計算機技術，尤其涉及一種高速緩沖存儲器控制方法、裝置和系統。

背景技術

中央處理器(Central?Process?Unit，簡稱：CPU)在運算時需要從主存儲器即內存中讀取數據，但是，內存的存取速度比CPU的操作速度慢得多，使得CPU的處理能力不能充分發揮，影響整個系統的工作效率。為了緩和CPU和內存速度不匹配的矛盾，通常在CPU和內存之間采用高速緩沖存儲器cache，cache可以預先讀取內存中的數據，CPU直接對cache進行存取操作。

具體的，內存中包括用于存放數據的棧內存和堆內存，其中，棧內存是用于存儲程序運行中的臨時數據的一段內存，堆內存是為某個應用程序分配的一段內存，cache會保持與棧內存和堆內存之間的數據一致，以保證CPU的正確讀取。例如，當內存中新分配一段棧內存或者堆內存，并在程序對該內存操作時，cache會先讀取該新分配地址對應的舊的存儲數據，以保持數據一致；但是新分配的棧內存或者堆內存后續會存放新數據，cache讀取的這些舊數據實際是無效數據，根本不需要讀取。又例如，當程序完成對內存的使用后，進行棧回退或者堆內存釋放操作，即釋放所占用的內存地址時，為保持數據一致，cache也會將其內存儲的在程序運行中改寫過的數據寫回到內存中，而實際上這些數據是已經使用過的數據，已經成為無效數據，根本不需要寫回。

因此，現有技術的cache執行了很多不必要的數據同步工作，而這些同步工作會使得在程序運行中CPU的ALU或者其他部件需要等待cache做完這些工作，增加了CPU的等待時間，降低了CPU的處理效率，并且，浪費帶寬資源。

發明內容

本發明的第一個方面是提供一種高速緩沖存儲器控制方法，以減少cache不必要的同步工作，提高CPU的處理效率，節省帶寬。

本發明的另一個方面是提供一種高速緩沖存儲器控制裝置，以減少cache不必要的同步工作，提高CPU的處理效率，節省帶寬。

本發明的又一個方面是提供一種高速緩沖存儲器控制系統，以減少cache不必要的同步工作，提高CPU的處理效率，節省帶寬。

本發明提供的高速緩沖存儲器cache控制方法，包括：

獲取目標對象的變化的地址范圍；

根據所述變化的地址范圍確定地址變化類型；若所述地址變化類型為內存地址的分配或者釋放；則

確定與變化的地址范圍對應的cache操作地址范圍，并控制cache在cache操作地址范圍執行cache操作信息；所述cache操作信息為禁止所述cache在所述cache操作地址范圍執行數據同步。

本發明提供的高速緩沖存儲器cache控制系統，包括：

地址檢測模塊，用于獲取目標對象的變化的地址范圍；

cache控制模塊，用于根據所述變化的地址范圍確定地址變化類型；若所述地址變化類型為內存地址的分配或者釋放，則確定與變化的地址范圍對應的cache操作地址范圍，并控制cache在cache操作地址范圍執行cache操作信息；所述cache操作信息為禁止所述cache在所述cache操作地址范圍執行數據同步。

本發明提供的高速緩沖存儲器控制裝置，包括本發明所述的高速緩沖存儲器控制系統。

本發明高速緩沖存儲器控制方法的技術效果是：通過獲取目標對象的變化的地址范圍得到地址變化類型，并可以根據該變化類型控制cache執行對應操作，即在內存地址分配或者釋放時，禁止cache進行數據同步，從而解決了CPU等待延時的問題，避免了cache執行不必要的同步工作，顯著提高了CPU的處理效率。

本發明高速緩沖存儲器控制裝置的技術效果是：通過獲取目標對象的變化的地址范圍得到地址變化類型，并可以根據該變化類型控制cache執行對應操作，即在內存地址分配或者釋放時，禁止cache進行數據同步，從而解決了CPU等待延時的問題，避免了cache執行不必要的同步工作，顯著提高了CPU的處理效率。

本發明高速緩沖存儲器控制系統的技術效果是：通過獲取目標對象的變化的地址范圍得到地址變化類型，并可以根據該變化類型控制cache執行對應操作，即在內存地址分配或者釋放時，禁止cache進行數據同步，從而解決了CPU等待延時的問題，避免了cache執行不必要的同步工作，顯著提高了CPU的處理效率。

附圖說明

圖1為本發明高速緩沖存儲器控制系統一實施例的應用結構示意圖；