[實用新型]峰值采樣保持電路及其開關電源有效
| 申請號: | 201120485149.5 | 申請日: | 2011-11-25 |
| 公開(公告)號: | CN202340216U | 公開(公告)日: | 2012-07-18 |
| 發明(設計)人: | 王文建;沈孫園;齊盛 | 申請(專利權)人: | 浙江商業職業技術學院 |
| 主分類號: | H03K19/0185 | 分類號: | H03K19/0185;H02M3/06 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 310053 浙*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | 峰值 采樣 保持 電路 及其 開關電源 | ||
技術領域
本實用新型涉及峰值采樣保持技術,尤其涉及用于開關電源中的峰值采樣保持電路。
背景技術
電源系統中,輸入電壓的大小是決定系統能否正常工作的重要因素,因此需要通過采樣保持對線電壓進行采樣。圖1為現有的采樣保持電路的電路圖。該采樣保持電路包括:采樣電路110、保持電路111。所述采樣電路110包括采樣開關102、采樣電容105和采樣開關的控制線104,采樣開關102的一端接輸入線101,采樣開關102的另一端接采樣電容105的一端,采樣電容105的另一端接地;當控制線104為高電平時采樣開關導通,控制線104為低電平時采樣開關不導通。所述保持電路111包括保持開關106、保持電容108和保持開關106的控制線107,保持開關106的一端接采樣電容,保持開關106的另一端接保持電容108,保持電容的另一端接地;當控制線107為高電平時保持開關導通,控制線107為低電平時保持開關不導通。輸出線109是采樣保持電路的輸出
圖2是現有的采樣保持電路在交流輸入下的各點波形圖。
現有采樣保持電路原理為:當控制線104為高電平和控制線107為低電平時,采樣開關102導通,保持開關106不導通,此時對采樣電容105進行充電,信號線103的電壓上升到輸入信號101的電壓值為止;采樣完成后進入保持階段,此時控制線104為低電平和控制信號107為高電平,采樣開關102不導通、保持開關106導通,采樣電容105上的電荷流到保持電容108,相當于采樣電容105對保持電容108充電;最后由輸出線109輸出,得到采樣保持電壓。
現有采樣保持電路的不足之處在于當保持開關106導通、采樣開關102不導通時,采樣電容上面的電荷會流到保持電容108上,對保持電容進行充電,直到采樣電容105上的電壓和保持電容108上的電壓相等才結束對保持電容的充電,這樣最后得到的結果是保持電容108上的電壓是采樣電容105和保持電容108平衡時的電壓,而不是輸入線101的電壓,輸出電壓不能很好的再現輸入信號的電壓。
還有采樣保持電路的采樣保持速度是充電電流和采樣開關104和保持開關頻率決定的,當采樣開關保持的速度一定時,就是充電電流起決定作用,可以通過補償充電電流的方式使整個采樣保持過程加快,起到快速采樣保持的作用。由于現有技術沒有這個補償充電電流的這個環節,使得整個采樣保持電路的速度會下降。
發明內容
本實用新型旨在解決現有技術的不足,提供一種可以較好較快地再現輸入信號的峰值采樣保持電路。
本實用新型還提供了一種峰值采樣保持的方法。
同時本實用新型還提供了一種峰值采樣保持電路的應用系統。
峰值采樣保持電路,包括峰值采樣電路、補償電路、峰值保持電路、峰值輸出緩沖電路和清零電路:
所述峰值采樣電路采樣輸入信號的各個時間點的峰值電壓;
所述補償電路是對所述峰值采樣電路的采樣電容進行充電電流補償,使得峰值采樣電路的速度會加快;
所述峰值保持電路對峰值采樣輸出電路輸出的電壓進行保持;
所述峰值輸出緩沖電路增強所述峰值保持電路的輸出負載驅動能力;
所述清零電路在峰值保持電路輸出電壓后,將峰值采樣電路輸出的上一周期峰值電壓及時進行清零,以便下一周期進行峰值采樣。
所述峰值采樣電路包括輸入緩沖器、比較器、采樣開關、采樣電容、邏輯門:
所述比較器比較輸入信號的電壓與峰值采樣緩沖輸出電路輸出的電壓,比較器的輸出同采樣控制線的控制信號輸入邏輯門,當峰值采樣電路輸入信號的電壓大于采樣緩沖輸出電路輸出的電壓時,且采樣控制線為有效控制電平的控制下,使得采樣開關導通,采樣電容進行采樣;當輸入信號的電壓小于采樣緩沖輸出電路輸出的電壓,或采樣控制線為為無效控制電平的控制下,采樣開關關斷,采樣電容不進行采樣,保持原狀態;
所述輸入緩沖器為第一運算放大器,第一運算放大器的正端接輸入信號,第一運算放大器的負端連接第一運算放大器的輸出,第一運算放大器的輸出端連接采樣開關;
所述采樣電容的一端接采樣開關的輸出,另一端接地。
所述采樣開關由一個PMOS管、一個NMOS管、一個反相器組成,所述PMOS管的漏極連接NMOS管的源極并作為采樣開關管的一端,所述PMOS管的源極連接NMOS管的漏極并作為采樣開關的另一端,所述PMOS管的柵極和NMOS的柵極通過反向器連接,PMOS管或NMOS管的柵極連接所述的邏輯門。
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