[實(shí)用新型]現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201120406205.1
• 申請(qǐng)日: 2011-10-21
• 公開(kāi)（公告）號(hào): CN202331426U
• 公開(kāi)（公告）日: 2012-07-11
• 發(fā)明（設(shè)計(jì)）人: 尹龍
• 申請(qǐng)（專利權(quán)）人: 上海灣流儀器技術(shù)有限公司
• 主分類號(hào): G06F9/445
• 分類號(hào): G06F9/445
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 胡美強(qiáng)

技術(shù)領(lǐng)域

本實(shí)用新型涉及通訊領(lǐng)域，特別涉及一種現(xiàn)場(chǎng)可編程門陣列(FPGA)的動(dòng)態(tài)加載系統(tǒng)。?

背景技術(shù)

現(xiàn)場(chǎng)可編程門陣列(Field?Programmable?Gate?Array，F(xiàn)PGA)具有編程靈活性和硬件高速性，因此，在通訊領(lǐng)域得到廣泛的應(yīng)用。FPGA器件有很多加載模式，例如：JTAG模式(Joint?Test?Action?Group?Mode，邊界掃描技術(shù))，PS模式(Passive?Serial?mode，被動(dòng)串行模式)，AS模式(Active?Serial?mode，主動(dòng)串行模式)，套接字內(nèi)編程模式(In-Socket?Programming?mode)等等。上述模式中，AS模式是采用外部FLASH對(duì)FPGA進(jìn)行串行加載。PS模式是采用外部器件進(jìn)行對(duì)FPGA的串行加載。JTAG、AS、PS是目前采用的比較多的加載模式。?

通過(guò)比較、分析，篩選出如下與本實(shí)用新型相關(guān)度較高的專利信息，信息如下列出：中國(guó)申請(qǐng)的專利《一種大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件的代碼加載系統(tǒng)》，其申請(qǐng)?zhí)柺?01020651376.6，公開(kāi)號(hào)是201886458U。該技術(shù)方案中，系統(tǒng)主要由DSP、CPLD、FPGA、FLASH芯片組成，該技術(shù)方案的加載過(guò)程：CPLD芯片的邏輯中做好了DSP總線與FPGA編程加載接口的鏈接，DSP的寫信號(hào)用于觸發(fā)FPGA加載的時(shí)鐘及編程線。DSP從FLASH芯片中讀取FPGA代碼，再將并行的代碼通過(guò)位操作方式寫到CPLD中轉(zhuǎn)，最后到達(dá)FPGA的編程接口，實(shí)現(xiàn)代碼的加載。?

現(xiàn)有技術(shù)方案的缺點(diǎn)如下：?

一、現(xiàn)有方案中，整個(gè)系統(tǒng)在線加載過(guò)程中，DSP始終對(duì)整個(gè)加載過(guò)?程進(jìn)行干預(yù)，這樣在一些無(wú)DSP的場(chǎng)合下，該方案將無(wú)法加載FPGA。?

二、現(xiàn)有方案中，系統(tǒng)成本過(guò)高，當(dāng)對(duì)其他一些技術(shù)方案進(jìn)行改造時(shí)，需加入DSP部分，使得移植難度變大，成本高。?

三、現(xiàn)有方案中，如遇到FLASH芯片操作不當(dāng)損壞，無(wú)法加載FPGA時(shí)，無(wú)應(yīng)急方案，此時(shí)將無(wú)法加載FPGA進(jìn)行工作，這在一些場(chǎng)合中會(huì)造成重大損失。?

實(shí)用新型內(nèi)容

本實(shí)用新型所要解決的技術(shù)問(wèn)題是提供一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)，其可在不同的加載環(huán)境中對(duì)存儲(chǔ)器內(nèi)容進(jìn)行更新，從而適應(yīng)不同的系統(tǒng)要求。?

為解決所述技術(shù)問(wèn)題，本實(shí)用新型提供了一種現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)，其特征在于，其包括上位機(jī)、PCI接口、CPLD、存儲(chǔ)器，上位機(jī)通過(guò)PCI接口與一個(gè)FPGA連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。?

本實(shí)用新型的積極進(jìn)步效果在于：?

一、在一些無(wú)CPU干預(yù)的環(huán)境下，可以進(jìn)行FPGA的動(dòng)態(tài)加載。同時(shí)，本實(shí)用新型可做成模塊，加入到已有的系統(tǒng)中，可移植性高。在對(duì)FPGA內(nèi)部邏輯修改后，如FPGA中邏輯可加入多種接口邏輯，可以從不同設(shè)備中獲取FPGA加載文件的更新升級(jí)版本，即可在不同的加載環(huán)境中對(duì)FLASH內(nèi)容進(jìn)行更新，從而適應(yīng)不同的系統(tǒng)要求。?

二、本實(shí)用新型的成本低、靈活度高。如CPLD價(jià)格比擴(kuò)容FPGA更便宜，F(xiàn)LASH?ROM等存儲(chǔ)器可根據(jù)加載文件大小選擇合適的容量。FPGA加載只需CPLD邏輯控制無(wú)需CPU干預(yù)，加載靈活且成本低。各部分關(guān)聯(lián)度不強(qiáng)，各部件升級(jí)時(shí)可單獨(dú)升級(jí)，靈活度高。?

三、本實(shí)用新型加入備用配置方案，電路上加入了可控開(kāi)關(guān)可調(diào)節(jié)FPGA?的加載方式，意外情況無(wú)法進(jìn)行動(dòng)態(tài)加載時(shí)，調(diào)節(jié)開(kāi)關(guān)調(diào)整FPGA加載方式，F(xiàn)PGA即可通過(guò)備用配置方案再次啟動(dòng)。?

附圖說(shuō)明

圖1為本實(shí)用新型一實(shí)施例的結(jié)構(gòu)示意圖。?

具體實(shí)施方式

下面舉個(gè)較佳實(shí)施例，并結(jié)合附圖來(lái)更清楚完整地說(shuō)明本實(shí)用新型。?

如圖1所示，本實(shí)用新型現(xiàn)場(chǎng)可編程門陣列的動(dòng)態(tài)加載系統(tǒng)包括上位機(jī)、PCI接口、CPLD(Complex?Programmable?Logic?Device，復(fù)雜可編程器件)、存儲(chǔ)器，上位機(jī)通過(guò)PCI接口與一個(gè)FPGA連接，F(xiàn)PGA與CPLD連接，CPLD與存儲(chǔ)器連接。上位機(jī)是可以運(yùn)行軟件的處理器DSP或ARM或PowerPC或單片機(jī)或通用PC處理器或可編程邏輯器件的處理器。PCI接口包括PCI、PCIE，但不限于以上二種，可以是其他上位機(jī)與FPGA之間的通訊接口。存儲(chǔ)器可以是Nand?FLASH或Nor?FLASH或EEPROM或其它非易失性存儲(chǔ)器件。?