[實用新型]多CPU高速通訊裝置

有效

• 申請號: 201120363340.2
• 申請日: 2011-09-26
• 公開（公告）號: CN202267964U
• 公開（公告）日: 2012-06-06
• 發明（設計）人: 陳津;文剛;欒慶宏;劉海龍
• 申請（專利權）人: 淄博康潤電氣有限公司
• 主分類號: G06F15/163
• 分類號: G06F15/163
• 代理公司: 青島發思特專利商標代理有限公司 37212
• 代理人: 馬俊榮

技術領域

本實用新型涉及一種多CPU高速通訊裝置。

背景技術

目前的嵌入式設備，尤其工業系統用的監控設備，由于數據采集和運算處理數據量大，運算速度要求高，一般多采用多CPU協同處理，多CPU系統中，CPU間的數據交換是必不可少的，然而對于實時性要求較高的系統，往往在CPU之間的數據傳輸上受到限制。目前的CPU芯片提供的CPU之間的通信一般是串行通信，傳輸速度一般被限制在十幾兆比特或幾十兆比特，在數據量大的情況下無法有效滿足系統需要。

實用新型內容

根據以上現有技術中的不足，本實用新型要解決的技術問題是：提供一種可以克服上述缺陷的多CPU高速通訊裝置，大大提高傳輸速度，提高多CPU之間的傳輸效率。

本實用新型解決其技術問題所采用的技術方案是：一種多CPU高速通訊裝置，包括主CPU和協同CPU，其特征在于：還包括多路復用器、SRAM和譯碼器，主CPU和協同CPU與SRAM的數據總線、地址總線、讀信號/OE、寫信號/WE分別相連，主CPU和協同CPU的片選信號/CE通過多路復用器分別于SRAM的片選信號/CE相連，協同CPU通過譯碼器連接主CPU的GPIO引腳的A、B、C。

所述的多路復用器為74HCT151芯片。

所述的譯碼器為74HCT138芯片。

本實用新型所具有的有益效果是：結構簡單、設計合理，主CPU和協同CPU通過SRAM進行數據交換，加大通訊的信息量，提高系統的執行速度，滿足多CPU之間的數據通訊需要。

附圖說明

圖1是本實用新型電氣原理圖；

圖中：U1為主CPU；U2為協同CPU1；U7為協同CPU7。

具體實施方式

下面結合附圖對本實用新型的實施例做進一步描述：

如圖1所示，一種多CPU高速通訊裝置，包括主CPU和協同CPU1～協同CPU7，還包括多路復用器、SRAM和譯碼器，主CPU和協同CPU1～協同CPU7與SRAM的數據總線、地址總線、讀信號/OE、寫信號/WE分別相連，主CPU1和協同CPU1～協同CPU7的片選信號/CE通過多路復用器分別于SRAM的片選信號/CE相連，協同CPU通過譯碼器連接主CPU1的GPIO引腳的A、B、C。多路復用器為74HCT151芯片。譯碼器為74HCT138芯片。

每個協同CPU都有一個SELECT信號，通過譯碼器74HCT138連接到主CPU?1的GPIO引腳A、B、C，可以被主CPU1選擇使能。即在主CPU1選定某一片協同CPU的同時，將此協同CPU的片選信號/CE連接到SRAM的片選信號/CE，使SRAM接受協同CPU的控制，并且給此協同CPU發送一個使能信號，告訴協同CPU現在具有操作SRAM的權限。

工作過程如下所述：主CPU和各個協同CPU各自在自己的外部RAM地址空間中定義一個緩沖區分配好地址和大小，各個CPU自己定義的緩沖區地址同時指向SRAM的同一個地址。多個CPU之間的數據交換工作，實際上就是各個CPU讀寫自己的外部SRAM的過程。比如主CPU負責數據采集任務，在處理完數據后，首先通過GPIO引腳A、B、C選擇通道0，使主CPU自己的片選信號/CE連接到SRAM的片選信號/CE，然后對自己定義到外部RAM的緩沖區執行寫操作，將數據寫入到SRAM中。執行完此操作后，將GPIO引腳A、B、C配置為通道1，將協同CPU1的片選信號/CE連接到外部SRAM的片選引腳，其他CPU的片選信號失效，同時通過譯碼器74HCT138給協同CPU1一個選定信號，通知協同CPU1可以操作外部SRAM，協同CPU1通過訪問自己定義到外部RAM的緩沖區執行讀操作，提取數據進行處理。依次類推，整個系統可以根據自己的運行策略，實現多個CPU之間的大容量數據的高速交換。本裝置中使用譯碼器以減少信號線的使用量用于協同CPU通知主CPU自己已經完成對外部SRAM的訪問，將控制權交回給主CPU，加快系統的執行速度。