[發明專利]負偏壓溫度不穩定性的恢復電路和恢復方法

有效

• 申請號: 201110459390.5
• 申請日: 2011-12-31
• 公開（公告）號: CN103187964A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 馮軍宏;甘正浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體領域，特別涉及一種負偏壓溫度不穩定性的恢復電路和恢復方法。

背景技術

隨著半導體集成電路的集成度越來越高，對晶體管性能的要求也日益增高，因此，對于晶體管可靠性的要求隨之提高。在CMOS工藝中，在對于PMOS晶體管的可靠性進行評價時，負偏壓溫度不穩定性(Negative?Bias?Temperature?Instability，NBTI)是一個主要的評價因素。負偏壓溫度不穩定性是指PMOS晶體管在負偏置柵極電壓和高溫的作用下，PMOS晶體管的柵氧化層與襯底之間的界面處的氫硅鍵斷裂，形成界面缺陷電荷，從而造成PMOS晶體管的閾值電壓和飽和漏極電流發生漂移的現象。隨著半導體器件尺寸的減小，NB?TI特性也越來越明顯。所述NB?TI特性會使得PMOS晶體管的閾值電壓(Vt)絕對值和線形區漏極電流(Idlin)的絕對值的增大，并引起飽和漏極電流和跨導絕對值的減小。這些器件參數的變化會降低PMOS晶體管的速度，并加大晶體管間的失配性，最終導致電路失效。

因此，公開號為CN102024702A的中國專利文獻公開了一種改進半導體器件負偏壓溫度不穩定性的方法，具體包括：提供半導體襯底，在所述襯底內形成N阱區，在所述半導體襯底表面形成氧化硅層，在所述柵氧化層表面形成摻雜有P型雜質離子的多晶硅層；依次刻蝕所述多晶硅層、氧化硅層，在所述半導體襯底N阱區表面形成柵極結構；在所述柵極結構兩側進行離子注入形成P型輕摻雜區；在所述柵極結構側壁形成側墻；對所述側墻兩側的輕摻雜區進行離子摻雜形成P型重摻雜區，其中，在形成柵極結構，輕摻雜區、重摻雜區后，還包括，對所述半導體襯底進行氟離子注入。由于氟和硅能形成更高鍵能的共價鍵，可以減少柵氧化層和襯底之間的界面缺陷電荷數量，從而實現對NBTI特性的改善。

但利用上述現有技術需要改變半導體器件的制作工藝，且形成的PMOS晶體管還是會具有NBTI特性，仍會影響器件的壽命。

發明內容

本發明解決的問題是提供一種負偏壓溫度不穩定性的恢復電路和恢復方法，可以用于緩解PMOS晶體管的NBTI特性。

為解決上述問題，本發明技術方案提供了一種負偏壓溫度不穩定性的恢復電路，包括：待恢復晶體管和恢復單元，所述恢復單元與待恢復晶體管的柵極相連接，所述恢復單元包括：

開關晶體管，用于控制所述待恢復晶體管是否處于恢復狀態；

第一電阻和第二電阻，用于調節施加在待恢復晶體管的柵極上的電壓；

信號輸入端，用于輸入第一電壓或第二電壓；

信號輸出端，所述恢復單元通過信號輸出端與待恢復晶體管的柵極相連接，通過所述信號輸出端控制所述待恢復晶體管是否處于恢復狀態；

第一電壓端，所述第一電壓端用于提供電源電壓；

其中，所述開關晶體管的柵極與信號輸入端相連接，所述開關晶體管的漏極與第一電壓端相連接，所述開關晶體管的源極與第二電阻的一端相連接，所述第二電阻的另一端與信號輸出端相連接；

所述第一電阻的一端與信號輸入端相連接，所述第一電阻的另一端與信號輸出端相連接。

可選的，所述待恢復晶體管為PMOS增強型晶體管。

可選的，所述PMOS增強型晶體管的襯底和源極施加有工作電壓。

可選的，所述開關晶體管為NMOS耗盡型晶體管。

可選的，所述NMOS耗盡型晶體管的襯底連接第二電壓端，所述第二電壓端用于提供工作電壓。

可選的，所述電源電壓大于工作電壓。

可選的，所述第一電阻和/或第二電阻的電阻值可調。

可選的，所述待恢復晶體管為電路中的其中一個晶體管或用于晶體管可靠性測試的測試晶體管。

本發明實施例還提供了一種利用所述負偏壓溫度不穩定性的恢復電路的恢復方法，包括：

當所述待恢復晶體管處于正常工作狀態時，將第一電壓施加在所述信號輸入端，使得所述開關晶體管的溝道區關閉，所述第一電壓施加在待恢復晶體管的柵極上，使得所述待恢復晶體管正常工作；

當所述待恢復晶體管處于恢復狀態時，將第二電壓施加在所述信號輸入端，使得所述開關晶體管的溝道區開啟，使得施加在待恢復晶體管上的柵極電壓大于所述第二電壓，恢復待恢復晶體管的負偏壓溫度不穩定性。

可選的，所述第一電壓為0V。

可選的，所述第二電壓為1.2V。

可選的，所述電源電壓為2.5V。

與現有技術相比，本發明具有以下優點：