[發(fā)明專利]一種用于集成電路的多個(gè)時(shí)序模式合并的方法和系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110456741.7
• 申請(qǐng)日: 2011-12-20
• 公開(kāi)（公告）號(hào): CN103177145A
• 公開(kāi)（公告）日: 2013-06-26
• 發(fā)明（設(shè)計(jì)）人: 牛佳;戴紅衛(wèi);程鐵鵬;李恭瓊;李俠;周凡
• 申請(qǐng)（專利權(quán)）人: 國(guó)際商業(yè)機(jī)器公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 酆迅;李崢宇

1.一種用于集成電路的多個(gè)時(shí)序模式合并的方法，包括：

對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組；

對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析；

根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及

將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。

2.根據(jù)權(quán)利要求1所述的方法，其中創(chuàng)建的邏輯組中，由同一時(shí)鐘驅(qū)動(dòng)的邏輯器件在一個(gè)邏輯組中。

3.根據(jù)權(quán)利要求2所述的方法，其中所述每個(gè)時(shí)序模式的邏輯組之間的關(guān)系包括：邏輯組之間是否存在交互、交互的方向、交互的參數(shù)以及邏輯組內(nèi)部交互的參數(shù)。

4.根據(jù)權(quán)利要求3所述的方法，其中邏輯組之間是否存在交互以及交互的方向是通過(guò)如下方式之一獲得的：

利用在靜態(tài)時(shí)序分析過(guò)程中將時(shí)鐘在電路中進(jìn)行傳播來(lái)得到邏輯組之間是否存在交互以及交互的方向；

利用對(duì)邏輯組內(nèi)各個(gè)邏輯器件進(jìn)行向前或向后追蹤來(lái)得到該邏輯組與其它邏輯組之間是否存在交互以及交互的方向；

利用遍歷電路中所有邏輯器件之間的連接關(guān)系來(lái)得到邏輯組之間是否存在交互以及交互的方向。

5.根據(jù)權(quán)利要求3或4所述的方法，其中所述邏輯組之間交互的參數(shù)是通過(guò)所述靜態(tài)時(shí)序分析結(jié)果中的包含時(shí)序信息的電路獲得的。

6.根據(jù)權(quán)利要求3-5之一所述的方法，其中所述邏輯組之間交互的參數(shù)包括延遲和時(shí)序調(diào)整參數(shù)DTA，所述邏輯組內(nèi)部交互的參數(shù)還包括時(shí)鐘最小脈沖寬度參數(shù)。

7.根據(jù)權(quán)利要求6所述的方法，其中所述將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并包括：

對(duì)于任意兩個(gè)邏輯組，根據(jù)在所述多個(gè)時(shí)序模式的每個(gè)時(shí)序模式中的所述兩個(gè)邏輯組之間的DTA參數(shù)獲得最小DTA參數(shù)；

對(duì)于邏輯組內(nèi)部，根據(jù)獲得的最小DTA參數(shù)對(duì)應(yīng)的時(shí)序模式中的時(shí)鐘最小脈沖寬度參數(shù)，獲得最大的時(shí)鐘最小脈沖寬度參數(shù)。

8.根據(jù)權(quán)利要求1所述的方法，其中還包括：將合并的結(jié)果生成時(shí)序約束文件。

9.一種用于集成電路的多個(gè)時(shí)序模式合并的系統(tǒng)，包括：

分組裝置，被配置為對(duì)電路中的邏輯器件根據(jù)驅(qū)動(dòng)該邏輯器件的時(shí)鐘創(chuàng)建邏輯組；

靜態(tài)時(shí)序分析裝置，被配置為對(duì)所述電路在多個(gè)給定的時(shí)序模式下進(jìn)行靜態(tài)時(shí)序分析；

關(guān)系獲得裝置，被配置為根據(jù)靜態(tài)時(shí)序分析結(jié)果獲得多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系；以及

合并裝置，被配置為將獲得的多個(gè)給定的時(shí)序模式的每個(gè)時(shí)序模式的邏輯組之間的關(guān)系進(jìn)行合并。

10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中所述分組裝置創(chuàng)建的邏輯組中，由同一時(shí)鐘驅(qū)動(dòng)的邏輯器件在一個(gè)邏輯組中。

11.根據(jù)權(quán)利要求10所述的系統(tǒng)，其中所述每個(gè)時(shí)序模式的邏輯組之間的關(guān)系包括：邏輯組之間是否存在交互、交互的方向、交互的參數(shù)以及邏輯組內(nèi)部交互的參數(shù)。

12.根據(jù)權(quán)利要求11所述的系統(tǒng)，其中邏輯組之間是否存在交互以及交互的方向是通過(guò)如下方式之一獲得的：

利用在靜態(tài)時(shí)序分析過(guò)程中將時(shí)鐘在電路中進(jìn)行傳播來(lái)得到邏輯組之間是否存在交互以及交互的方向；

利用對(duì)邏輯組內(nèi)各個(gè)邏輯器件進(jìn)行向前或向后追蹤來(lái)得到該邏輯組與其它邏輯組之間是否存在交互以及交互的方向；

利用遍歷電路中所有邏輯器件之間的連接關(guān)系來(lái)得到邏輯組之間是否存在交互以及交互的方向。

13.根據(jù)權(quán)利要求11或12所述的系統(tǒng)，其中所述邏輯組之間交互的參數(shù)是通過(guò)所述靜態(tài)時(shí)序分析結(jié)果中的包含時(shí)序信息的電路獲得的。

14.根據(jù)權(quán)利要求11-13之一所述的系統(tǒng)，其中所述邏輯組之間交互的參數(shù)包括延遲和時(shí)序調(diào)整參數(shù)DTA，所述邏輯組內(nèi)部交互的參數(shù)還包括時(shí)鐘最小脈沖寬度參數(shù)。