[發明專利]基于FPGA實現的并聯型重復控制系統

有效

• 申請號: 201110456440.4
• 申請日: 2011-12-31
• 公開（公告）號: CN102570879A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 龐清奎;楊洪軍;白洪超
• 申請（專利權）人: 山東艾諾儀器有限公司
• 主分類號: H02M7/48
• 分類號: H02M7/48;H02J3/01
• 代理公司: 濟南舜源專利事務所有限公司 37205
• 代理人: 苗峻

技術領域

本發明涉及電源逆變電路諧波治理技術領域，尤其涉及一種用于消除特定次諧波的基于FPGA實現的并聯型重復控制系統。

背景技術

在有源濾波、逆變器、交流逆變電源及新興的光伏并網等領域，信號的諧波治理一直是最關鍵的技術，直接關系到輸出裝置整體的質量和運行效率，因此采用合理的重復控制策略尤為重要?，F在常用的重復控制方式主要有常規PID控制、無差拍控制以及滑?？刂?，而利用“重復信號發生器”內模結構的重復控制技術因其能實現類似周期性積分控制、能利用超前環節實現對誤差的周期性補償以達到無靜差控制，而得到更廣泛應用。

但是，傳統的重復控制器只是針對輸出整體控制，而大多數被控對象(逆變器)的相位滯后隨著頻率的增加而增加，雖然可以通過試驗選擇最合適的參數，使超前環節能夠在相當寬的頻率范圍內擬合被控對象的特性，但是畢竟效果有限。理論上分析可以知道，針對特定次諧波可以設計重復控制器完全消除其影響，因此可以設計多個特定次諧波重復控制器，使其輸出作用累加到被控對象，從而實現更好的控制效果。近幾年來，工頻50Hz領域的相關研究越來越多，但是重復控制技術在中頻甚至更高頻率領域的應用卻很少，究其原因，很重要的一方面就是中頻領域需要很高的開關速度，以中小功率400Hz電源為例，其開關頻率都在20KHz以上，而重復控制算法更涉及到大量的乘除運算，這對CPU提出了很高的要求，當前一般采用高速DSP實現，但是當開關頻率變得更高時，DSP也已經力不從心，并聯型重復控制器對于DSP實現來講是時間的累加，無法實施。現有的FPGA技術具有運行速度快、可并行處理等優點，若能將其應用到重復控制領域，可適應更高的開關速度，多個控制回路并行運算而不占用額外時間，因此利用FPGA實現對中頻電源的控制具備實現的可能，而當前相關的研究卻很少，更沒有將此技術產品化。

發明內容

針對目前這種狀況，為解決中高頻電源的重復控制問題，本發明提供了一種基于FPGA實現的并聯型重復控制系統，利用FPGA的并行處理功能，實現重復控制器輸出的累加。

本發明采用的技術方案如下：一種基于FPGA實現的并聯型重復控制系統，包括AD芯片、FPGA數字控制器、逆變電路和LC濾波電路，所述FPGA數字控制器包括用于與AD芯片連接的AD接口模塊、PID控制模塊、n個并聯的分別控制特定次諧波的重復控制器模塊以及用于累加重復控制器輸出結果的累加模塊，累加模塊的輸出端連接逆變電路，逆變電路輸出端通過LC濾波電路與AD芯片連接；所述重復控制器模塊包括重復信號發生器模塊和補償模塊，所述重復信號發生器模塊包括一閉環電路，其前向通道上設有傳遞函數Q(z)*z^-N，傳遞函數的輸出又反饋到閉環電路的輸入端。

本發明利用FPGA設計并聯型重復控制系統，可針對不同的諧波分別設計重復控制器，然后使調節作用累加，作用到中頻電源的輸出上，從而基本消除諧波，提高輸出質量。AD接口模塊負責與外部的AD芯片實時通訊，采樣電源參數，并進行初步處理并保存，每個采樣周期結束時，將采樣數據輸出到重復控制器模塊。為方便數字化實現，本發明將原來的重復信號發生器模塊內模結構進行改進，將Q(z)*z^-N放到前向通道上，這樣就可以去掉周期延遲模塊，使結構更簡單。

上述重復信號發生器模塊中的Q(z)為低通濾波器，為設計簡單化，可取一個略小于1的常數來代替，削弱積分作用，增加系統的穩定性和魯棒性。這是因為當忽略Q(z)時，從內?？梢钥闯觯到y存在N個位于單位圓上的開環極點，使開環系統處于臨界振蕩狀態，只要P(z)與實際稍有偏差，閉環系統就會發散，處于不穩定狀態，因此，加入Q(z)環節后，削弱積分作用，換取穩定性，此處取Q(z)=0.96875。

所述補償模塊的組成為C(z)=?K_r*z^k*S(z)，其中K_r為重復控制增益，z^k為超前環節，S(z)為一二階低通濾波器。在此，取K_r<1，消除P(z)諧振峰值，用以保證穩定性，z^k用于補償C(z)?及P(z)引起的相位滯后，S(z)用來消除P(z)諧振峰值，增加前向通道的高頻衰減能力，提高系統穩定性和抗干擾能力。