[發明專利]半導體結構及其形成方法

有效

• 申請號: 201110454081.9
• 申請日: 2011-12-29
• 公開（公告）號: CN103187285A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 隋運奇;韓秋華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體領域，特別涉及一種半導體結構及其形成方法。

背景技術

在現有的半導體制造工藝中，由于應力的引入可以改變硅材料的晶格參數從而改變其能隙和載流子遷移率，因此通過引入應力來改善晶體管的電學性能成為越來越常用的手段。

目前，常采用嵌入式鍺硅(Embedded?GeSi)技術引入應力以提高晶體管的性能。在專利號為US7569443B2的美國專利中公開了一種采用嵌入式鍺硅(Embedded?GeSi)技術提高晶體管的性能的方法，即在需要形成源極和漏極的區域先形成鍺硅層，然后再進行摻雜形成晶體管的源極和漏極。通過形成所述鍺硅層，由于硅和鍺硅(SiGe)的兩相界面(Interphase)中存在晶格錯配(Lattice?Mismatch)，因此在溝道內的硅晶格排布會發生改變，產生應力，從而使得晶體管的性能得到改善。

為了使晶體管的性能得到更大的提高，現有技術采用將所述鍺硅層制作得更為靠近溝道區以更大地提升溝道區內的應力，具體請參考圖1和圖2。

首先參考圖1，提供半導體襯底100，所述半導體襯底100的表面上形成有柵極結構，所述柵極結構包括依次形成在所述半導體襯底100表面上的柵介質層110和柵電極層120，以及形成在所述柵介質層110和所述柵電極層120兩側的側墻130。在所述半導體襯底100內形成位于所述柵極結構兩側的凹槽(未圖示)，然后通過各向同性刻蝕(Isotropic?Etch)，將所述凹槽進一步刻蝕成具有圓弧形輪廓的凹槽140。所述凹槽140具有頂點A，即距離相對側的源極或漏極最近的點。

參考圖2，對所述凹槽140進行各向異性濕法刻蝕(Anisotropic?Wet?Etch)，以形成凹槽150，所述凹槽150具有與相對側的源極或漏極距離最近的頂點，比如，所述凹槽150具有指向相對側的源極或漏極的尖角。所述尖角的頂點B與所述頂點A的位置對應，所述頂點A的深度決定了所述頂點B的深度。一般，所述頂點B距離所述柵極結構的底面的深度為10納米。然后，在所述凹槽150中外延生長鍺硅材料，以形成鍺硅層。由于所述鍺硅層更為靠近溝道區，從而在溝道區產生更大的應力，提高了載流子的遷移率。

隨著半導體技術的發展，對器件性能的要求越來越高，因此，需要一種半導體結構及其形成方法，以更大地提高載流子的遷移率，改善半導體結構的性能。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠更大地提高載流子的遷移率，改善半導體結構的性能。

為解決上述問題，本發明的實施例提供一種半導體結構的形成方法，包括：提供半導體襯底，所述半導體襯底表面上形成有柵極結構，所述柵極結構兩側的所述半導體襯底內具有分別用于形成源極或漏極的摻雜區；以及在所述柵極結構兩側的所述半導體襯底內形成鍺硅層，所述鍺硅層具有和相對側的所述摻雜區距離最小的頂點，所述頂點與所述柵極結構底面的距離范圍是15納米至30納米，所述鍺硅層的底面的寬度大于等于20納米。

可選地，形成所述鍺硅層的步驟包括：在所述柵極結構兩側的所述半導體襯底中形成開口；在所述開口的底面和側壁形成保護層；去除位于所述開口底面上的所述保護層，以及位于所述開口正下方的半導體襯底，形成與所述開口貫通的第一凹槽；刻蝕所述第一凹槽的側壁，形成第二凹槽，所述第二凹槽具有圓弧形的輪廓；去除位于所述開口側壁上的所述保護層；刻蝕所述開口和所述第二凹槽的側壁，形成第三凹槽，所述第三凹槽具有和相對側的所述摻雜區距離最小的頂點；以及在所述第三凹槽內外延生長形成所述鍺硅層。

可選地，所述開口的深度是5納米至15納米。

可選地，所述第一凹槽的深度范圍是25納米至30納米。

可選地，利用等離子刻蝕工藝形成所述第一凹槽，所述等離子刻蝕工藝采用的主刻蝕氣體包括CF4和HBr，所述等離子刻蝕工藝的具體參數包括：功率范圍是200瓦至400瓦，偏壓范圍是50伏至200伏，溫度范圍是40攝氏度至60攝氏度。

可選地，形成所述第二凹槽的工藝包括：對所述第一凹槽的側壁進行各向同性刻蝕，所述各向同性刻蝕對所述半導體襯底的刻蝕率相對于對所述保護層的刻蝕率的選擇比大于等于10。

可選地，所述各向同性刻蝕采用的主刻蝕氣體包括氯氣和氨氣，所述各向同性刻蝕的具體參數包括：功率范圍是100瓦至500瓦，偏壓范圍是0伏至10伏，溫度范圍是40攝氏度至60攝氏度，刻蝕時間范圍是5秒至50秒。

可選地，所述半導體襯底的晶面指數為(100)。