[發明專利]一種半導體芯片以及金屬間介質層的制作方法

有效

• 申請號: 201110448805.9
• 申請日: 2011-12-28
• 公開（公告）號: CN103187356A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 陳建國;張楓;徐順強;陳余鑫;文燕
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/314
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

技術領域

本發明涉及半導體器件及其工藝制造領域，尤其涉及一種半導體芯片以及金屬間介質層的制作方法。

背景技術

在半導體芯片及其工藝制造領域，尤其是在集成有互補金屬氧化物半導體(Complementary?Metal?Oxide?Semiconductor，CMOS)器件的芯片制作工藝中，高集成化、微細化和復雜化的要求，使得器件之間的橫向尺寸不斷下降，縱向尺寸下降甚微，致使器件表面臺階越來越陡，圖形間距越來越窄，使得器件接觸孔的布線越來越難，接觸孔的布線很容易發生引線交叉，并導致串擾現象，而雙層金屬布線能夠解決因布線導致的串擾現象。

參見圖1，為CMOS半導體芯片的一個原胞結構示意圖，通過多次鍍膜、光刻、刻蝕工藝流程在硅襯底1形成PMOS器件和NMOS器件的源極2、柵極3和漏極4，以及連接PMOS器件和NMOS器件漏極4的第一金屬層5，連接源極2的第二屬層6，在第一金屬層5和第二金屬層6之間有金屬間第一隔離層7和金屬間第二隔離層8。金屬間第一隔離層7一般采用等離子增強型化學氣相沉積氧化硅(PETEOS)形成，為了保證第一隔離層7表面的平坦性，采用在第一隔離層7上形成第二隔離層8，第二隔離層8由旋涂氧化硅(SOG)形成。由于SOG和PETEOS存在的物理狀態不同，前者是液態，后者是氣態，使得SOG和PETEOS在力學性能上有一定差異，即SOG分子間的應力和PETEOS分子間的應力不同，SOG和PETEOS之間存在一定應力差，使得PMOS器件的開啟電壓的漂移值較大，導致PMOS器件的可靠性不過關，從而使得COMS的壽命較低。

發明內容

本發明實施例提供一種半導體芯片以及金屬間介質層的制作方法，用以降低PMOS器件開啟電壓的漂移值，提高PMOS器件的可靠性。

本發明實施例提供的半導體芯片金屬間介質層的制作方法，包括以下步驟：

在第一金屬層上形成第一氧化硅層；

在所述第一氧化硅層上形成第二氧化硅層；

在所述第二氧化硅層表面進行砷離子As^-1注入。

一種半導體芯片，采用所述方法制作而成。

本發明實施例，通過形成在雙金屬半導體芯片接觸孔上的第一金屬層上形成第一氧化硅層；在所述第一氧化硅層上形成第二氧化硅層；以及在所述第二氧化硅層表面進行砷離子As^-1注入。降低PMOS器件開啟電壓的漂移值，提高PMOS器件的可靠性。

附圖說明

圖1為現有技術CMOS半導體芯片的一個原胞結構示意圖；

圖2為本發明實施例提供的一種半導體芯片金屬間介質層的制作方法流程示意圖；

圖3為本發明實施例提供的形成有接觸孔的半導體芯片結構剖面圖；

圖4為本發明實施例提供的形成有第一金屬層的半導體芯片結構剖面圖；

圖5為本發明實施例提供的形成有第一氧化硅層的半導體芯片結構剖面圖；

圖6為本發明實施例提供的形成有第二氧化硅層的半導體芯片結構剖面圖；

圖7為本發明實施例提供的第二氧化硅層減薄后的半導體芯片結構剖面圖；

圖8為本發明實施例提供的注入砷離子后的半導體芯片結構剖面圖；

圖9為本發明實施例提供的形成有第三氧化硅層的半導體芯片結構剖面圖；

圖10為本發明實施例提供的形成有第二金屬層的半導體芯片結構剖面圖。

具體實施方式

本發明實施例提供了一種半導體芯片以及金屬間介質層的制作方法，用以降低PMOS器件開啟電壓的漂移值，提高PMOS器件的可靠性。

具有NMOS器件和PMOS器件的CMOS器件，金屬間隔離層(IMD)對PMOS的開啟電壓的影響較大，使得PMOS的開啟電壓V_t的漂移百分比超過15％，導致PMOS器件失效，可靠性降低，導致整個CMOS器件的壽命較低。

IMD對PMOS的開啟電壓的影響是因為IMD是由兩部分材料組成，即先后在第一金屬層上制作PETEOS和SOG，SOG和PETEOS形成的氧化硅在力學性能上有一定差異，即SOG和PETEOS之間有一定應力，使得PMOS器件的開啟電壓的漂移值較大，導致PMOS器件失效，可靠性不過關，從而使得COMS的壽命較低。

本發明通過在制作金屬間隔離層(IMD)的過程中，注入砷離子As^-1，降低SOG和PETEOS之間的應力差，從而提高PMOS器件的可靠性。

以下將結合附圖對本發明實施例提供的技術方案進行詳細的描述。