[發明專利]一種高速并行接口電路

有效

• 申請號: 201110447054.9
• 申請日: 2011-12-28
• 公開（公告）號: CN102522981A
• 公開（公告）日: 2012-06-27
• 發明（設計）人: 章睿;劉歡;王智;劉勇
• 申請（專利權）人: 成都三零嘉微電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 李晶

1.一種高速并行接口電路，其特征在于，包括：

接收數據并整形的LVDS接收模塊；

與LVDS接收模塊連接，在采樣時鐘下對LVDS接收模塊輸出的數據進行采樣并轉換為并行數據的采樣轉換模塊；

與采樣轉換模塊連接，為采樣轉換模塊提供采樣時鐘，并根據采樣轉換模塊輸出的數據調整采樣時鐘至最佳采樣點的位同步模塊；以及

與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。

2.如權利要求1所述的高速并行接口電路，其特征在于，所述采樣轉換模塊包括：

在同個采樣時鐘下分別在LVDS接收模塊輸出的數據的上升沿和下降沿進行采樣并存儲的上升沿采樣單元和下降沿采樣單元；以及

與上升沿采樣單元和下降沿采樣單元連接，將上升沿采樣單元和下降沿采樣單元輸出的采樣數據組合成并行數據的采樣組合單元。

3.如權利要求1所述的高速并行接口電路，其特征在于，所述位同步模塊包括：

產生n個相位的采樣時鐘的DLL鎖相環，所述n為大于1的整數；

與DLL鎖相環連接，從所述n個相位時鐘中選擇一個作為采樣轉換模塊的采樣時鐘的多路選擇器；以及

與采樣轉換模塊和多路選擇器連接，根據采樣轉換模塊輸出的數據與預設的基準數據的比較結果，控制多路選擇器相應地調整輸出的相位時鐘，直至輸出的相位時鐘為最佳采樣點的采樣時鐘調整模塊。

4.如權利要求3所述的高速并行接口電路，其特征在于，所述DLL鎖相環基于源同步時鐘信號產生n個相位的采樣時鐘。

5.如權利要求3所述的高速并行接口電路，其特征在于，所述n為16。

6.如權利要求3所述的高速并行接口電路，其特征在于，所述采樣時鐘調整模塊檢測接收數據的跳變沿，在數據發生跳變沿時，控制多路選擇器以每次1/n的精度調整輸出的采樣時鐘的相位，并計算接收數據變化至中間沿的移相次數counter1和接收數據變化至左邊沿的移相次數counter2，以及計算并存儲采樣時鐘移相位(counter1+counter2)/2；所述多路選擇器根據所述采樣時鐘移相位輸出最佳采樣點。

7.如權利要求1所述的高速并行接口電路，其特征在于，所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用于在訓練階段基于預設的同步字對接收到的非同步字數據進行移位調整，計算并存儲移位數，以及在正常數據傳輸階段按照所存移位數對數據進行移位，并將移位調整后的數據寫入異步FIFO單元。

8.如權利要求7所述的高速并行接口電路，其特征在于，所述移位計算單元還用于在完成移位并計算出移位數后產生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產生WrdRdy信號，并且所有的WrdRdy信號均有效時有效。

9.如權利要求8所述的高速并行接口電路，其特征在于，所述對各通道的WrdRdy信號進行邏輯與處理得到AllRdy信號，當AllRdy有效且同步字到來時將數據存入所述異步FIFO單元中；對于所述異步FIFO單元的讀信號在AllRdy有效至少一個時鐘周期后有效。