[發明專利]DVB系統中CSA3解擾算法模塊的低功耗實現方法

有效

• 申請號: 201110445930.4
• 申請日: 2011-12-28
• 公開（公告）號: CN102547451A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 王良清;趙堯
• 申請（專利權）人: 深圳國微技術有限公司
• 主分類號: H04N21/4405
• 分類號: H04N21/4405
• 代理公司: 深圳市康弘知識產權代理有限公司 44247
• 代理人: 胡朝陽;孫潔敏

技術領域

本發明屬于數字電視條件接收領域，特別涉及DVB系統中CSA3解擾算法模塊的低功耗實現方法。

背景技術

數字傳輸技術的迅速發展和廣泛應用，互聯網、電腦等新興的傳輸方式和多媒體終端大大拓展了廣播影視內容的傳播范圍，同時也帶來了廣播影視節目內容易盜版、易保留、易復制等一系列問題，大大降低了商業性再利用的價值，造成內容提供者的權益屢屢被侵害，嚴重挫傷其推廣數字電視的積極性，進而損害了觀眾欣賞優質節目的權益，影響當前數字電視整體轉換的健康發展。

數字化廣播影視內容的盜版和侵權問題已經引起全世界的關注。歐洲數字電視采用DVB標準來解決數字電視版權保護問題。DVB組織要求數字電視內容在前端發送時需要采用通用加擾算法（又稱為條件接收系統，Conditional?Access?System，CSA）進行加擾，在接收終端利用CSA算法對接收到數字電視內容進行解擾。接收終端解擾用的控制字，通過條件接收系統獲得。數字電視的版權保護依賴條件接收系統的安全性。

DVB組織先后對CSA算法進行了升級，目前DVB支持的CSA算法包括CSA1、CSA2和CSA3三種算法及各條件接收供應商在這三種算法基礎上衍生出的變種算法。

圖1是CSA3算法的基本結構。CSA3算法的基本結構由3層分組密碼算法組成，其中頭尾兩層是同一種AES變種算法，而中間一層是稱為XRC（eXtended?emulation?Resistant?Cipher）的分組密碼算法。CSA3算法的初始工作密鑰長度固定為128-bit，其后兩層分組密碼算法的輸入密鑰是以初始工作密鑰為初始自變量通過一種單向函數獲得的。

CSA3算法中最復雜的模塊是XRC分組算法模塊。XRC的輸入分組數據、工作密鑰以及輸出分組數據的長度都是128-bit。一次XRC運算需要進行22輪迭代運算。

XRC是一個Feistel分組加密結構的密碼算法模塊，圖2是其Feistel結構。其中，一個稱作CKR（Combine?Key?RightPart）的不可逆函數，會將100-bit當前輪的輪密鑰RKi和64-bit當前輪分組數據的右半部分Ri作為輸入，經過各種組合邏輯運算獲得64-bit輸出；一個稱作CLR（Combine?LeftPart?RightPart）的可逆函數（其逆稱作ICLR），會將64-bit當前輪CKR的輸出和64-bit當前輪分組數據的左半部分Li作為輸入，經過各種組合邏輯運算獲得64-bit輸出作為下一輪運算的分組數據的右半部分Ri+1。其中會出現兩次非線性的延遲邏輯（Logic?Deceleration）：

1.??作為XRC輪運算CKR中MCF函數的一部分；

2.?用于XRC輪密鑰生成的密鑰更新函數中；

前者把100-bit輸入壓縮為64-bit，而后者把128-bit輸入壓縮為100-bit，但它們均交替使用了輸入輸出同為128-bit的兩個延遲A和B運算核（盡管還是叫deceleration?logic，但這兩個運算核完成的不是壓縮任務，而是一種復雜的非壓縮組合邏輯），該結構會消耗大量的邏輯布線資源。

如果XRC的迭代輪數是從0到21，則偶數輪迭代時，數據在該結構中計算路徑是延遲邏輯Aà收縮函數Dà擴展函數Eà延遲邏輯Bà收縮函數C，奇數輪迭代時，數據在該結構中計算路徑是延遲邏輯Bà收縮函數Dà擴展函數Eà延遲邏輯Aà收縮函數C。很明顯，A、B兩個deceleration?logic在迭代過程中交替使用。由于兩個延遲邏輯是非常復雜的組合邏輯，在目前的實現方案中，多采用圖3的方式對兩個延遲邏輯A、B進行交替復用，以達到節約面積的效果。

這樣的結構盡管實現了兩個延遲邏輯A和B的交替復用，但依然存在如下的問題：

1、無論是偶數輪迭代的計算路徑，還是奇數輪迭代的計算路徑，都存在路徑延遲大的問題。

2、兩個延遲邏輯A和B由于算法的復雜性，本身就存在布線緊張的問題。布線和時序兩個問題交織在一起，更增加了解決問題的難度，可能導致布線資源太大，布線面積急劇增加的情況，甚至可能導致布線不通的后果。

3、在圖2的結構中，存在時序環路，降低了電路的測試覆蓋率。