[發明專利]負電源集成電路的靜電放電保護電路

有效

• 申請號: 201110441711.9
• 申請日: 2011-12-26
• 公開（公告）號: CN102543995A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 王文泰;何明瑾
• 申請（專利權）人: 創意電子股份有限公司;臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

技術領域

本發明相關于一種靜電放電保護電路，尤指一種用于負電源集成電路的靜電放電保護電路。

背景技術

在集成電路(integrated?circuit，IC)中，靜電放電(electrostatic?discharge，ESD)是造成可靠度失效(reliability?failures)的主要來源之一。當堆積在一第一物體(例如一人體或一儀器)上的靜電荷被傳導至一第二物體(例如一電路板)上時，即會產生靜電放電。前述電荷傳導產生的大電流可能會造成過高的電壓應力或熱應力(thermal?stress)，進而損壞集成電路。

近來因超大型集成電路(very?large?scale?integrated?circuit，VLSI?circuit)技術的進步，IC愈益小型化，能夠承受靜電放電造成傷害的能力愈來愈低。所以在IC的輸入端、輸出端，或是雙向輸出/入端處，會設有許多不同的靜電放電保護結構。許多靜電放電保護結構使用被動元件，例如像串接電阻與厚氧化物晶體管。另一種靜電放電保護結構則使用主動晶體管以安全地將靜電放電的暫態電流短路導引至接地端。

圖1為現有技術中一靜電放電保護電路100的示意圖。靜電放電保護電路100包括一電壓箝位電路10與二極管D1和D2。電壓箝位電路10偏壓于一正電位VDD與一接地電位GND之間，在正常電源操作下電壓箝位電路10呈關閉。當一具正電位的ESD震擊(zap)或脈沖施加到(或以某種方式耦合至)一IC的一電源節點PAD時，電源節點PAD上的電壓會突然升高而啟動二極管D1與電壓箝位電路10。此時ESD暫態電流可被導引至接地端，以避免對該IC造成可能的靜電放電損害。

然而，傳統的靜電放電保護結構主要是針對具單一正VDD電源的數字信號裝置來設計。對于有混合信號的IC(例如同時有數字與類比信號)而言，有時亦會使用負電源總線，因此需要一種能保護負電源供應IC的靜電放電保護電路。

發明內容

本發明提供一種用于負電源集成電路的靜電放電保護電路，其包含一負電壓箝位電路，偏壓于一第一電位與第二電位間，用來提供一放電路徑，其中該第一電位為一負電位，而該第二電位高于或等于一接地電位；一第一路徑控制單元，耦合于該集成電路的一第一負電源節點與該負電壓箝位電路的該第一電位間，用來通過該放電路徑來分路(shunt)一第一靜電放電暫態電流，其中該第一靜電放電暫態電流于該第一負電源節點上的一第一負電壓低于該第一電位時產生；以及一第二路徑控制單元，耦合于該第一負電源節點與一正電位間。

本發明提供一靜電放電保護電路，其為一IC的不同負電壓源提供了靜電放電暫態電流的放電路徑。因此，使用本發明的靜電放電保護電路的IC較能承受靜電放電。

附圖說明

圖1為現有技術中一靜電放電保護電路的示意圖。

圖2為本發明第一實施例中一靜電放電保護電路的示意圖。

圖3為本發明第二實施例中一靜電放電保護電路的示意圖。

圖4為本發明中一負電壓箝位電路的示意圖。

其中，附圖標記說明如下：

10?????????????電壓箝位電路

11?????????????正電壓箝位電路

12?????????????負電壓箝位電路

100、200、300??靜電放電保護電路

Q1、Q2、Q3?????晶體管

P1～P2?????路徑控制單元

D1、D2?????二極管

PAD、PAD-??電源節點

C??????????電容

R??????????電阻

具體實施方式

圖2為本發明第一實施例中一靜電放電保護電路200的示意圖。靜電放電保護電路200包括一負電壓箝位電路12與兩路徑控制單元P1～P2。負電壓箝位電路12偏壓于一負電位VDD-與一接地電位GND1(或是一高于接地電位的電位)間，且在正常電源操作下呈關閉。路徑控制單元P1～P2皆為雙端裝置。路徑控制單元P1的正端耦合至至負電壓箝位電路12的VDD-總線，而負端耦合至一IC的一負電源節點PAD-。路徑控制單元P2的正端耦合至負電源節點PAD-，而負端耦合至一正電位VDD+。