[發(fā)明專(zhuān)利]用于延遲鎖定環(huán)的初始化電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201110437843.4
• 申請(qǐng)日: 2004-06-23
• 公開(kāi)（公告）號(hào): CN102497204A
• 公開(kāi)（公告）日: 2012-06-13
• 發(fā)明（設(shè)計(jì)）人: 托尼·馬伊
• 申請(qǐng)（專(zhuān)利權(quán)）人: 睦塞德技術(shù)公司
• 主分類(lèi)號(hào): H03L7/10
• 分類(lèi)號(hào): H03L7/10;H03L7/081;H03L7/089
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 朱進(jìn)桂

本申請(qǐng)是原始申請(qǐng)200480017535.4(國(guó)際申請(qǐng)?zhí)朠CT/CA2004/000936，國(guó)際申請(qǐng)日2004年6月23日，進(jìn)入中國(guó)國(guó)家階段日2005年12月23日)的分案申請(qǐng)，并因此要求如下優(yōu)先權(quán)：

2003年6月25日遞交的US?60/482,260，和

2003年8月25日遞交的US?10/647,664。

背景技術(shù)

具有可調(diào)節(jié)延遲線的延遲鎖定環(huán)(DLL)被用來(lái)通過(guò)延遲第一時(shí)鐘信號(hào)使第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)同步。該DLL包括鑒相器，其檢測(cè)第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)之間的相位差。基于所檢測(cè)的相位差，該DLL通過(guò)增加適當(dāng)?shù)难舆t給第一時(shí)鐘信號(hào)，直到第二時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)同相，從而使第一時(shí)鐘信號(hào)同步于外部時(shí)鐘信號(hào)。

圖1是現(xiàn)有技術(shù)DLL?100的方框圖。通過(guò)時(shí)鐘緩沖器101緩沖外部所提供的時(shí)鐘(CLK)來(lái)提供參考時(shí)鐘(CLK_REF)，該參考時(shí)鐘(CLK_REF)耦合到壓控延遲線102和鑒相器104。該壓控延遲線102產(chǎn)生輸出時(shí)鐘(CLK_OUT)，該輸出時(shí)鐘(CLK_OUT)是CLK-REF的延遲版本，并且被發(fā)送到裝置內(nèi)的各個(gè)電路中而且也被發(fā)送到復(fù)制延遲電路103。復(fù)制延遲電路103提供與通過(guò)緩沖器101和線路發(fā)送延遲的延遲相似的延遲。復(fù)制延遲對(duì)于本領(lǐng)域的技術(shù)人員是公知的。參見(jiàn)進(jìn)一步解釋復(fù)制延遲的由Foss等人共同所有的美國(guó)專(zhuān)利號(hào)5,796,673。從復(fù)制延遲電路103輸出的反饋時(shí)鐘信號(hào)CLK_FB被耦合到鑒相器104。其他現(xiàn)有技術(shù)的DLL利用數(shù)字延遲線或分接(tapped)延遲線。共有的美國(guó)專(zhuān)利號(hào)5,796,673和6,087,868中描述了這些DLL。

鑒相器104產(chǎn)生取決于CLK_REF和CLK_FB之間相位差的相位控制信號(hào)(UP，DOWN)。DOWN信號(hào)在每個(gè)CLK_REF上升沿上被設(shè)置為邏輯‘1’，并且UP信號(hào)在每個(gè)CLK_FB上升沿上被設(shè)置為邏輯‘1’。當(dāng)接收到這兩個(gè)信號(hào)的第二上升沿時(shí)，UP和DOWN信號(hào)都被復(fù)位到邏輯‘0’。從而，當(dāng)在CLK_FB上升沿之前檢測(cè)到CLK_REF上升沿時(shí)，DOWN信號(hào)轉(zhuǎn)換到邏輯‘0’來(lái)減少壓控延遲線(VCDL)102中的延遲，直到檢測(cè)到CLK_FB的下一個(gè)上升沿。或者，如果在CLK_REF上升沿之前檢測(cè)到CLK_FB上升沿，UP信號(hào)被維持(邏輯‘1’)來(lái)增加延遲，直到檢測(cè)到CLK_REF的下一個(gè)上升沿。

鑒相器104的相位控制信號(hào)(UP/DOWN)通過(guò)電荷泵105和環(huán)路濾波器106結(jié)合，來(lái)提供用于VCDL?110的可變偏壓V_CTRL110。偏壓V_CTRL選擇延遲來(lái)通過(guò)VCDL?102加入到CLK_REF，來(lái)使CLK_FB和CLK_REF同步。

鑒相器100可以是電平敏感的或沿觸發(fā)的。通常，使用沿觸發(fā)的鑒相器，因?yàn)殡娖矫舾械蔫b相器易受錯(cuò)誤鎖定的影響。然而，時(shí)鐘是自由運(yùn)行的，并且不了解在復(fù)位之后哪個(gè)時(shí)鐘沿將首先出現(xiàn)。從而，取決于鑒相器的輸入信號(hào)之間的初始相位關(guān)系(也就是，取決于在系統(tǒng)復(fù)位或加電之后CLK_REF或CLK_FB的上升沿是否首先出現(xiàn))。當(dāng)延遲應(yīng)該減小(增加)時(shí)，可能首先觸發(fā)UP(/DOWN)信號(hào)，從而具有沿觸發(fā)的鑒相器的DLL永遠(yuǎn)達(dá)不到鎖定。

圖2是現(xiàn)有技術(shù)的沿觸發(fā)鑒相器104的原理圖。鑒相器104檢測(cè)CLK_REF和CLK_FB之間的相位差，并且基于相位差來(lái)將UP、DOWN信號(hào)設(shè)置為邏輯‘1’，以增加或減少延遲。鑒相器104包括兩個(gè)上升沿觸發(fā)的D-類(lèi)型觸發(fā)器(DFF)201、203和復(fù)位電路210。每個(gè)DFF?201、203的輸入被耦合到V_DD，并且每個(gè)DFF?201、203各自的異步復(fù)位輸入耦合到復(fù)位電路210的輸出端(RSTb)。當(dāng)RESETb信號(hào)為邏輯‘0’時(shí)或當(dāng)UP和DOWN信號(hào)都為邏輯‘1’時(shí)，復(fù)位電路210在RSTb信號(hào)上產(chǎn)生邏輯‘0’以復(fù)位DFF?201、203。

每個(gè)DFF的時(shí)鐘輸入耦合到各自的一個(gè)輸入信號(hào)(CLK_REF、CLK_FB)，其中DEF?201的時(shí)鐘輸入耦合到CLK_REF并且DEF?203的時(shí)鐘輸入耦合到CLK_FB。每個(gè)DFF?201、203的輸出端耦合到電荷泵105(圖1)的各自的UP/DOWN輸入端，以便基于所檢測(cè)到的時(shí)鐘之間的相位差來(lái)增加或減小VCDL?102的延遲。