[發(fā)明專利]B類LXI多功能數(shù)據(jù)采集儀

有效

• 申請(qǐng)?zhí)枺?/td>: 201110437016.5
• 申請(qǐng)日: 2011-12-20
• 公開（公告）號(hào): CN102521958A
• 公開（公告）日: 2012-06-27
• 發(fā)明（設(shè)計(jì)）人: 郭恩全;劉學(xué)鋼;閆永勝;李小杰;林成文;苗勝
• 申請(qǐng)（專利權(quán)）人: 陜西海泰電子有限責(zé)任公司
• 主分類號(hào): G08C19/00
• 分類號(hào): G08C19/00
• 代理公司: 西安智邦專利商標(biāo)代理有限公司 61211
• 代理人: 張倩

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種B類LXI總線多功能數(shù)據(jù)采集儀電路。

背景技術(shù)

Agilent和VXI?Technology公司于2004年提出了一種新的儀器總線-LXI(LAN?eXtensions?for?Instrumentation)。LXI儀器無須專門的背板總線機(jī)箱和零槽控制器，直接利用通用PC的標(biāo)準(zhǔn)LAN接口，很大程度上降低了開發(fā)和應(yīng)用成本。而LAN又是業(yè)界最穩(wěn)定和生命周期最長(zhǎng)并且還在不斷發(fā)展的開放式工業(yè)標(biāo)準(zhǔn)，各廠商很容易將現(xiàn)有的儀器產(chǎn)品移植到LAN平臺(tái)上來，這些都為組建更大范圍的分布式自動(dòng)測(cè)控系統(tǒng)提供了方便。同時(shí)LXI總線標(biāo)準(zhǔn)定義了基于IEEE1588的精密時(shí)間同步功能，在測(cè)試測(cè)量領(lǐng)域第一次引入了基于時(shí)間觸發(fā)的概念，很容易構(gòu)建實(shí)時(shí)測(cè)試系統(tǒng)。

目前基于掃描模式的數(shù)據(jù)采集儀功能單一，現(xiàn)有的16位精度的多功能卡的掃描頻率均低于1MSa/s，且在板緩存較小。隨著現(xiàn)代科學(xué)技術(shù)的迅速發(fā)展，尤其是在航空航天、軍事領(lǐng)域，對(duì)于多功能掃描采集的采樣精度和速度要求也越來越高。在這種情況下，開發(fā)高速高精度的LXI總線多功能數(shù)據(jù)采集儀具有很好的工程應(yīng)用價(jià)值。特別是在分布式測(cè)控系統(tǒng)中，要求測(cè)試儀器具有遠(yuǎn)距離程控功能，現(xiàn)有的總線如GPIB、PCI/PXI等都無法很好的滿足要求，LXI總線的多功能數(shù)據(jù)采集儀系統(tǒng)的滿足了采樣率高、板載緩存大、易于組建分布式測(cè)控系統(tǒng)等要求。

發(fā)明內(nèi)容

解決現(xiàn)有的數(shù)據(jù)采集儀功能單一，掃描頻率均低，且在板緩存較小無法滿足越來越高的采樣精度和速度要求的技術(shù)問題，本發(fā)明提供了一種B類LXI多功能數(shù)據(jù)采集儀。

本發(fā)明的技術(shù)解決方案：

B類LXI多功能數(shù)據(jù)采集儀，其特殊之處在于：包括B類LXI接口模塊、用于實(shí)現(xiàn)模擬采集、模擬量輸出、數(shù)字量輸入輸出的多功能數(shù)據(jù)采集儀功能模塊、LED指示模塊；

所述B類LXI接口模塊包括嵌入式處理器電路、IEEE?1588觸發(fā)管理電路、FLASH存儲(chǔ)電路、DDR動(dòng)態(tài)存儲(chǔ)電路以及LAN接口通信電路；

嵌入式處理器電路是用于提供與控制計(jì)算機(jī)通訊的網(wǎng)絡(luò)接口，實(shí)現(xiàn)程序存儲(chǔ)和處理相關(guān)的LXI總線協(xié)議；

IEEE?1588觸發(fā)管理電路用于處理1588協(xié)議，管理1588相關(guān)觸發(fā)和提取時(shí)間戳；

FLASH存儲(chǔ)電路用于存儲(chǔ)系統(tǒng)數(shù)據(jù)和應(yīng)用程序；

DDR動(dòng)態(tài)存儲(chǔ)電路用于動(dòng)態(tài)存儲(chǔ)過程數(shù)據(jù)，為應(yīng)用程序的讀取、執(zhí)行提供緩沖；

LAN接口通信電路提供與控制計(jì)算機(jī)通訊的硬件通路；

多功能數(shù)據(jù)采集儀功能模塊，包括FPGA單元1、PCI接口2、存儲(chǔ)器3以及輸入輸出單元；所述輸入輸出單元包括模擬輸入單元41；所述FPGA單元1與存儲(chǔ)器3連接，所述FPGA單元通過PCI接口2與PCI總線5連接，所述FPGA單元通過輸入輸出單元與IO接口6連接；所述模擬輸入單元41為分級(jí)放大電路；所述分級(jí)放大電路包括依次連接的三運(yùn)放電路、多路切換電路和電平轉(zhuǎn)換電路U55；所述三運(yùn)放電路用于實(shí)現(xiàn)輸入模擬信號(hào)的高阻抗和高共模抑制，其包括正輸入運(yùn)放電路U51B、負(fù)輸入運(yùn)放電路9U51A和差分放大電路U52；所述多路切換電路用于實(shí)現(xiàn)多檔位信號(hào)的切換以及信號(hào)放大或縮小，其包括依次連接的前置跟隨器U53、多路器U56、多個(gè)并聯(lián)且阻值不同的切換電阻(R8～R14)以及后置放大電路U54；所述前置跟隨器U53用于避免多路器U56的導(dǎo)通電阻對(duì)增益的影響，所述多路器U56和切換電阻(R8～R14)實(shí)現(xiàn)檔位切換，所述后置放大電路U54用于將信號(hào)調(diào)整到規(guī)定的電壓范圍；所述電平轉(zhuǎn)換電路U55用于將多路切換電路放大或縮小后的正負(fù)電壓信號(hào)轉(zhuǎn)換成正電壓信號(hào)。

上述嵌入式處理器電路包括PowerPC處理器U1，所述PowerPC處理器U1包括內(nèi)部總線接口U1A、DDR?SDRAM控制器接口U1B、本地總線接口U1C、網(wǎng)絡(luò)MAC接口U1G、主時(shí)鐘和IO口U1D，所述內(nèi)部總線接口U1A與PCI接口2通信連接，所述DDRSDRAM控制器接口U1B為DDR動(dòng)態(tài)存儲(chǔ)電路提供地址、數(shù)據(jù)和控制鏈路；所述本地總線接口U1C為FLASH存儲(chǔ)電路提供接口，所述網(wǎng)絡(luò)MAC接口U1G提供兩路自適應(yīng)網(wǎng)絡(luò)通路，第一路與LAN接口通信電路相連、第二路用于向IEEE?1588觸發(fā)管理電路提供IEEE?1588協(xié)議的PPS時(shí)鐘和I/O端口；所述主時(shí)鐘和IO口U1D中主時(shí)鐘用于為PowerPC處理器的時(shí)鐘輸入，IO口用于向IEEE?1588觸發(fā)管理電路提供觸發(fā)通路以及向LED指示模塊提供控制端口。