[發明專利]一種利用總線開關控制多處理器實現高速并行加載的方法無效

申請號：	201110436485.5	申請日：	2011-12-23
公開（公告）號：	CN102591819A	公開（公告）日：	2012-07-18
發明（設計）人：	劉升;何健	申請（專利權）人：	西安奇維科技股份有限公司
主分類號：	G06F13/20	分類號：	G06F13/20
代理公司：	西安吉盛專利代理有限責任公司 61108	代理人：	潘憲曾
地址：	710077 陜西省西安***	國省代碼：	陜西;61
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摘要：
搜索關鍵詞：	一種利用總線開關控制處理器實現高速并行加載方法
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【說明書】：

技術領域

本發明涉及一種針對多個處理器高速并行加載程序的方法，具體涉及一種利用總線開關控制多處理器實現高速并行加載的方法。這里的處理器泛指所有上電后需要加載程序的器件，比如目前通用的大規模可編程邏輯器件FPGA就包括在內。

背景技術

近年來，隨著嵌入式技術的發展，嵌入式系統以其低功耗、高性能、實時性好等特點在工業控制、醫療、航天、航空等領域得到越來越廣泛的應用。但是，隨著這些領域的技術要求越來越高，原來的單處理器系統已難以滿足，于是應運而生了多處理器的分布式嵌入式系統。系統中不僅僅有處理器，還有大規模可編程邏輯器件（下文提及的處理器也包括大規模可編程邏輯器件）。其優點是把一個或多個任務進行拆分由多個不同處理器并行完成，對每一個處理器的要求都不是很高，各處理器之間協同工作，提升了處理能力，豐富了接口，大大提高了系統工作效率。更為重要的是，相對于以前采用單一處理器來講，降低了系統工作頻率，減少了發熱量和功耗，還有利于電磁兼容性，提高了可靠性。在設計安排方面，由于把多個任務分解給不同的處理器，該任務就可以由不同的人來并行完成，只需相互之間制定好通信接口即可，這樣就降低了應用程序的開發難度，縮短了開發周期，降低了開發成本。

目前逐漸新興出單芯片的多核處理器，有替代多處理器的趨勢，有獨到之處，不過還處于試用階段，技術沒有得到廣泛地驗證。所以其電路設計方法主要有兩種：一是采用多口RAM或大規模可編程器件隔離處理器之間的總線，完成處理器間的互聯防止沖突，程序加載時以一個處理器為主器件其它為從器件，主器件控制各從器件的加載，逐一進行；二是通過控制不同處理器的上電順序來實現加載。目前，這兩種方法的共同缺點是程序必須串行加載，即只有當一個處理器的程序加載完畢之后另一個才能開始加載。當一個系統中有多個處理器時，加載時間會更長，很不適應于實時性要求高的場合。

發明內容

本發明的目的在于提供了一種利用總線開關隔離各處理器實現程序并行加載運行的方法。其通過隔離處理器數據總線實現處理器并行分別同時加載，改變了以往只能串行加載的方法。假設有N個處理器，每個處理器加載時間分別是T1、T2、…、Tn，其中第m個處理器加載時間Tm為最長。那么，串行加載的時間為所有處理器加載時間相加之和，即Tsum?=?T1+T2+…+Tm+…+Tn；并行加載的時間Tsum等于第m個處理器加載時間Tm,即Tsum?=?Tm。很明顯，并行加載所需時間遠遠小于串行加載時間，具有很好的實時性。

該方法關鍵是把處理器上電后IO口自身的固有特性和對總線開關的控制結合起來，確保每個處理器加載時都不會影響和其數據總線關聯的處理器加載所需要的狀態。

本發明的技術解決方案是：

一種利用總線開關控制多處理器實現高速并行加載的方法，其特殊之處在于，該方法包括：

1】利用對總線開關輸出使能端OE的控制來隔離所有互聯的處理器數據總線；

2】選用上電復位及程序加載期間其IO管腳輸出為高電平的處理器，把該處理器的某個IO管腳接到該總線開關的使能端OE上，該IO管腳定義為OE_EN；若所用的處理器上電復位及程序加載期間其IO管腳輸出為低電平，則應采用反相器取反后再接到OE上；

3】編寫處理器程序代碼，在每個處理器程序加載結束后、等待時間Tw后，

使IO管腳OE_EN輸出低電平，并一直保持；

????或把每個總線開關的控制端采用與門控制，其輸入為兩個相連的處理器IO管腳輸出進行控制；把與門控制采用可編程器件CPLD來實現。

上述利用總線開關控制多處理器實現高速并行加載的方法，其特殊之處在于：

若有多個處理器互聯時，則選擇多個不同的IO管腳IO1、IO2……分別接到對應的總線開關的控制使能端OE上；

按上面3】所示編寫不同的延時控制指令，控制使能端OE，即可。

上述每個等待時間Tw相同或不同，其取決于其代碼大小及加載速度；其等待時間Tw為所有處理器的最長加載時間之差減去該處理器自身加載的時間。