[發明專利]抑制輻射引起的背柵泄漏電流的SOI器件及其制備方法

有效

• 申請號: 201110436081.6
• 申請日: 2011-12-22
• 公開（公告）號: CN102610644A
• 公開（公告）日: 2012-07-25
• 發明（設計）人: 黃如;譚斐;安霞;黃芊芊;楊東;張興
• 申請（專利權）人: 北京大學
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336;H01L21/762
• 代理公司: 北京萬象新悅知識產權代理事務所(普通合伙) 11360
• 代理人: 張肖琪

技術領域

本發明涉及SOI器件，具體涉及一種抑制輻射引起的背柵泄漏電流的SOI器件及其制備方法。

背景技術

SOI場效應晶體管相比于傳統體硅器件，具有寄生電容小，器件功耗低的優點，且SOI器件消除了閂鎖效應，在高性能超大集成電路、高速存貯設備、低功耗電路、高溫傳感器等領域具有極其廣闊的應用前景。但是SOI器件組成的電子系統應用在空間輻射環境、核輻射環境、模擬源環境和地面輻射環境時，盡管埋氧層抑制了襯底的脈沖電流的干擾，光子、電子及高能離子等帶電離子還是會在SOI器件的埋氧層產生嚴重的電離損傷。隨著半導體技術的發展，SOI的柵氧化層厚度小于10納米，SOI器件在柵氧化層的電離損傷對SOI器件性能的影響可以忽略不計，但是SOI器件的厚埋氧層卻依然對輻射的電離損傷十分敏感。在輻射環境下，帶電離子在埋氧層引入陷阱電荷。SOI器件的埋氧層是二氧化硅，不同工藝生成的SOI基片埋氧層中的陷阱對空穴的俘獲效率(trapping?efficient)相比于對電子的俘獲效率大二到三個數量級，所以埋氧層中電子的俘獲可以忽略。輻射電離損傷產生的空穴陷入在埋氧層中會使背柵下的溝道發生反型，如果該反型通道連接SOI器件的源區和漏區則會在SOI器件正常工作時引入泄漏通道。電離損傷效應在SOI器件埋氧層中產生泄漏通道會造成SOI器件截止態泄漏電流及器件功耗的增加，并會引起一系列的可靠性問題。如何提高SOI器件的抗輻射特性，以改善整個CMOS集成電路的抗輻照特性，成為現階段亟待解決的一個總劑量輻照可靠性問題。

因此改善SOI器件結構以抑制背柵泄漏通道的形成，對研究SOI抗輻射加固電路有著十分重要的意義。

發明內容

為了抑制SOI器件間由輻射生成的泄漏電流對SOI集成電路造成的可靠性和功耗等問題，在SOI原有的器件結構上，本發明提出新的改善其輻射響應的SOI器件。

本發明的一個目的是提出一種抑制輻射引起的背柵泄漏電流的SOI器件。

本發明的SOI器件包括半導體襯底、埋氧層、半導體體區、柵區、源區和漏區、柵側墻以及LDD區，其中在半導體體區引入兩個防止泄漏通道產生的隔離保護層，該隔離保護層位于半導體體區中埋氧層的正上方，分別緊臨源區和漏區。

將SOI器件的半導體體區引入兩個附加的隔離保護層，該隔離保護層的高度為幾十納米，略大于SOI器件的半導體體區全反型時的耗盡區寬度；隔離保護層的寬度與LDD區的寬度相同。為保證該隔離保護層在輻射條件下陷入的正電荷足夠少甚至陷入負電荷，該隔離保護層的禁帶寬度應遠遠大于硅的禁帶寬度(1.12eV)。

本發明的另一個目的是提供一種制備上述抑制輻射引起的背柵泄漏電流的SOI器件的方法。

本發明的抑制輻射引起的背柵泄漏電流的SOI器件的制備方法具體包括以下步驟：

1)準備SOI基片，包括半導體襯底、埋氧層和上層區；

2)利用第一光刻版，采用光刻技術，留出半導體體區的圖形，刻蝕上層區，控制刻蝕時間和刻蝕深度，直到刻蝕至SOI基片中的埋氧層；

3)淀積一層隔離保護層材料，化學機械平坦化CMP平坦化；

4)利用第二光刻版，采用光刻技術，刻蝕并控制刻蝕時間和深度，刻蝕至埋氧層停止，形成隔離保護層；

5)向上外延一層外延體，外延體的半導體材料與上層區的半導體材料相同，化學機械平坦化CMP平坦化；

6)淀積一層如二氧化硅或者高K材料的薄柵介質和如多晶硅或者金屬的柵電極的材料后，利用第二光刻版，進行光刻對準后，進行光刻，形成器件的柵區；

7)進行LDD區注入，形成器件的LDD區；

8)淀積一層二氧化硅或者氮化硅的柵側墻的材料后，利用第一光刻版，進行光刻對準后，進行光刻，形成器件的柵側墻；

9)進行器件的源區和漏區注入，熱退火激活雜質后形成器件的漏區和漏區，同時形成半導體體區。

在SOI基片利用兩次光刻技術，形成隔離保護層；外延一層半導體材料的外延體后形成器件。由于隔離保護層的形成僅僅是利用柵區和柵側墻的光刻版，并未引入新的光刻版，工藝簡單，制版容易，且形成的隔離保護層的寬度與LDD區的寬度相同，避免隔離保護層橫跨整個背柵溝道，使背柵平帶電壓出現很大的改變，進而有可能會調制前柵的閾值電壓。本發明的優越性：