[發(fā)明專(zhuān)利]基于FPGA的IMA-ADPCM編解碼IP核的設(shè)計(jì)實(shí)現(xiàn)

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110435168.1
• 申請(qǐng)日: 2011-12-22
• 公開(kāi)（公告）號(hào): CN102737140A
• 公開(kāi)（公告）日: 2012-10-17
• 發(fā)明（設(shè)計(jì)）人: 楊軍;王小軍;趙嘎;舒平平;張偉平;董寅;陳成;張凱;杜琛
• 申請(qǐng)（專(zhuān)利權(quán)）人: 云南大學(xué)
• 主分類(lèi)號(hào): G06F17/50
• 分類(lèi)號(hào): G06F17/50
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.一種基于FPGA的IMA-ADPCM編解碼IP核的設(shè)計(jì)實(shí)現(xiàn)，以IMA-ADPCM算法為基礎(chǔ)，用Verilog硬件描述語(yǔ)言在Quartus?II開(kāi)發(fā)平臺(tái)上進(jìn)行編程實(shí)現(xiàn)，以ALTERA公司的DE2和DE0為硬件平臺(tái)，設(shè)計(jì)了一個(gè)基于FPGA的可靈活配置的IMA-ADPCM編解碼IP核，其基本特征為：在FPGA平臺(tái)上開(kāi)發(fā)實(shí)現(xiàn)了包括輸入控制模塊，編碼模塊，解碼模塊和輸出控制模塊共四個(gè)模塊，再加上相關(guān)的外圍電路能對(duì)16位采樣PCM碼和4位IMA-ADPCM碼在100MHz的頻率下進(jìn)行穩(wěn)定的處理。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的IMA-ADPCM編解碼IP核的設(shè)計(jì)與實(shí)現(xiàn)，其特征是：由于FPGA本身的并行特征，以及此IP核內(nèi)部編解模塊是分開(kāi)的，因此可以并行進(jìn)行編解碼處理，相關(guān)的控制及信號(hào)調(diào)整由輸入輸出兩個(gè)模塊進(jìn)行控制。

3.根據(jù)權(quán)利要求1所述的一種基于FPGA的IMA-ADPCM編解碼IP核的設(shè)計(jì)與實(shí)現(xiàn)，其特征是：此IP核能夠在ModelSim專(zhuān)業(yè)仿真軟件上進(jìn)行正確的仿真，并能夠下載到ALTERA公司生產(chǎn)的多種目標(biāo)芯片上進(jìn)行驗(yàn)證生產(chǎn)，此?IP核具有硬件結(jié)構(gòu)簡(jiǎn)單、資源消耗低、可靠性高、靈活性強(qiáng)、速度快、性?xún)r(jià)比突出的顯著特征。