[發明專利]一種并行可調節的偽隨機序列發生器設計無效
| 申請號: | 201110435166.2 | 申請日: | 2011-12-22 |
| 公開(公告)號: | CN102736891A | 公開(公告)日: | 2012-10-17 |
| 發明(設計)人: | 楊軍;趙嘎;王小軍;舒平平;張偉平;董寅;陳成;張凱;杜琛 | 申請(專利權)人: | 云南大學 |
| 主分類號: | G06F7/58 | 分類號: | G06F7/58 |
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| 地址: | 650091*** | 國省代碼: | 云南;53 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 并行 調節 隨機 序列 發生器 設計 | ||
技術領域
本發明涉及一種基于FPGA的并行可調節的偽隨機序列發生設計,可被廣泛應用于網絡、通信、信息安全等領域。
背景技術
偽隨機信號在信息安全、數字網絡、移動通信、導航、雷達和保密通信、通信系統性能的測量等領域中有著廣泛的應用。偽隨機序列是一種可以預先確定并可以重復產生和復制,且具有隨機統計特性的二進制碼序列。偽隨機序列的偽隨機性表現在預先的可確定性、可重復產生與處理,雖然不是真正的隨機序列,但是當偽隨機序列周期足夠長時,?它便具有隨機序列的良好統計特性。
在已有序列中,m序列的應用最為成熟和廣泛,m序列是最大長度線性反饋移位寄存器序列的簡稱.之所以稱其為偽隨機序列,是因為它表現出白噪聲采樣序列的統計特性,同時又便于重復產生和處理,因此m序列具有很強的系統性、規律性和相關性。其原理如圖1所示,圖中各級移存器的狀態用ai表示,ai=0或1,i為整數。反饋線的連接狀態用ci表示,ci=1表示此線接通(參加反饋);ci=0表示此線斷開。因此,反饋線的連接狀態不同,就可能改變此移存器輸出序列的周期p0。并且反饋移存器的特征多項式為本原多項式,由它來構造m序列產生器。但是尋找本原多項式并不是很簡單的,因此在本文中將各級本原多項式對應的線性反饋電路直接做成硬件電路,避免復雜的運算與信號發生器的邏輯資源占用率。
現在常見的偽隨機序列發生器都是每時鐘周期輸出一位信號,級數固定,數據率慢且不可調節,缺乏靈活性,限制了其應用范圍,而FPGA作為專用集成電路(ASIC)領域中的一種半定制電路,其可重構性與靈活性可很好的解決這個問題。
發明內容
為了解決現有偽隨機序列發生器存在的靈活性、通用性差的問題,本發明設計實現了一數據率可調節,m序列級數可配置,可多位并行輸出的偽隨機序列發生器。并利用FPGA的可重構性與靈活性,采用線性反饋移位寄存器(Linear?Feedback?Shift?Registers)結構實現了偽隨機碼的產生,并采用多路并行,在一個時鐘周期內,可同時輸出多位信號,并可根據需要,靈活增加或減少本設計封裝好的可調級數移存器組,或者控制使能信號,禁用或使用相應模塊即可。
本系統在在實現時把可調節級數的線性反饋移位寄存器組封裝起來,提供統一的輸入輸出引腳,因此可方便的多次集成,實現高速并行輸出,并且控制模塊可自動生成多個不同的控制信號,使的每個移存器輸出不同的信號,提高輸出信號的隨機特性。在設計上分為三個邏輯單元,分別是數據率控制單元,多路移存器控制單元,可調線性反饋移存器單元。系統總體設計結構圖如圖1所示。
1.可配置線性反饋移存器單元
用于產生偽隨機信號的線性反饋移存器是本設計的核心部分,并且實現了多級線性反饋,集成級數控制,可根據控制信號實現2-64級中的任一級m序列的偽隨機信號,最多可產生周期為264的信號序列,完全可以滿足絕大多數場合的應用需求,并且把此單元封裝成通用模塊,結合下面介紹的多路移存器控制單元,可簡單方便的滿足對輸出位數的要求。其設計如圖3所示,該模塊可自啟動,按照輸入的控制信號要求,每時鐘周期輸出一位信號,同時設置錯誤檢測與自動消除,實現該單元啟動之后序列的無參與自動輸出。
2.?數據率控制與多路移存器控制單元
本控制單元負責控制偽隨機信號發生器的數據率輸出與產生并行移存器控制信號。
1)控制偽隨機信號發生器的數據率,只需控制系統同步時鐘即可,因此可調節的數控分頻器為此單元的核心部分。數控分頻器就是對輸入端時鐘信號產生不同的分頻比,本系統通過頻率計數器來產生分頻器的所需的預置信號,來產生特定分頻比的輸出信號,其詳細設計如圖4所示。
2)多路并行移存器控制器產生多路并行移位寄存器組的控制信號。在實現時,按照可調線性反饋寄存器的級數控制信號遞加來實現。在具體實現時,將上述兩個控制器集成在一起,封裝此設計的控制單元,其設計如圖4所示。
本發明的好處是采用最大長度線性反饋移位寄存器(即m序列)來產生偽隨機序列,能夠在FPGA平臺上自啟動連續輸出信號,并可控制偽隨機序列的周期,調節序列的輸出速率,解決了一般偽隨機序列發生器的輸出速率慢且單一,靈活性,通用性差的問題。
附圖說明
下面結合附圖和實施例對本發明進一步說明。
圖1是本發明采用的產生偽隨機序列的原理圖。
圖2是系統總體結構設計圖,在途中可詳細看出本系統的封裝及運作方式。
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