[發(fā)明專利]一種網(wǎng)絡信道仿真裝置和方法

有效

• 申請?zhí)枺?/td>: 201110430525.5
• 申請日: 2011-12-20
• 公開（公告）號: CN103179604B
• 公開（公告）日: 2017-10-27
• 發(fā)明（設計）人: 陸海濤;楊小剛;譚歡喜
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H04W24/06
• 分類號: H04W24/06
• 代理公司: 北京安信方達知識產(chǎn)權代理有限公司11262
• 代理人: 解婷婷,龍洪

1.一種網(wǎng)絡信道仿真裝置，包括大尺度衰落乘法器、x個不同徑的小尺度衰落乘法器、x個多徑時延緩存區(qū)，以及多徑合成加法器，其中：

大尺度衰落乘法器，用于對輸入的基帶數(shù)據(jù)進行大尺度衰落運算，包括：將該輸入的基帶數(shù)據(jù)乘以該基帶數(shù)據(jù)對應的大尺度衰落系數(shù)，對大尺度衰落運算后的基帶數(shù)據(jù)進行復制后分別輸入x個不同徑的小尺度衰落乘法器；

小尺度衰落乘法器，用于對輸入的基帶數(shù)據(jù)進行小尺度衰落運算，包括：將該輸入的基帶數(shù)據(jù)乘以該基帶數(shù)據(jù)對應的小尺度衰落系數(shù)，輸入對應的多徑時延緩存區(qū)；

多徑時延緩存區(qū)，用于將輸入的小尺度衰落運算后的基帶數(shù)據(jù)按給定的時延系數(shù)進行延時緩存后輸入該多徑合成加法器；

多徑合成加法器，用于將輸入的所有基帶數(shù)據(jù)合并后輸出。

2.如權利要求1所述的裝置，其特征在于：

以下參數(shù)中的一種或幾種由外部處理器實時更新：所述大尺度衰落系數(shù)、小尺度衰落系數(shù)、時延系數(shù)。

3.如權利要求1或2所述的裝置，其特征在于：

所述大尺度衰落系數(shù)由外場采集。

4.如權利要求1或2所述的裝置，其特征在于：

所述小尺度衰落系數(shù)和/或時延系數(shù)根據(jù)標準信道模型產(chǎn)生。

5.如權利要求1所述的裝置，其特征在于：

所述裝置采用邏輯運算電路實現(xiàn)。

6.如權利要求5所述的裝置，其特征在于：

所述邏輯運算電路包括：現(xiàn)場可編程門陣列(FPGA)。

7.一種網(wǎng)絡信道仿真方法，包括：

大尺度衰落乘法器對輸入的基帶數(shù)據(jù)進行大尺度衰落運算，包括：將輸入的基帶數(shù)據(jù)乘以該基帶數(shù)據(jù)對應的大尺度衰落系數(shù)，對大尺度衰落運算后的基帶數(shù)據(jù)進行復制后分別輸入x個不同徑的小尺度衰落乘法器；

小尺度衰落乘法器對輸入的基帶數(shù)據(jù)進行小尺度衰落運算后，輸入對應的多徑時延緩存區(qū)，所述小尺度衰落運算包括：將輸入的基帶數(shù)據(jù)乘以該基帶數(shù)據(jù)對應的小尺度衰落系數(shù)；

多徑時延緩存區(qū)將輸入的小尺度衰落運算后的基帶數(shù)據(jù)按給定的時延系數(shù)進行延時緩存后輸入多徑合成加法器；

多徑合成加法器將輸入的所有基帶數(shù)據(jù)合并后輸出。

8.如權利要求7所述的方法，其特征在于：

以下參數(shù)中的一種或幾種由外部處理器實時更新：所述大尺度衰落系數(shù)、小尺度衰落系數(shù)、時延系數(shù)。

9.如權利要求7或8所述的方法，其特征在于：

所述大尺度衰落系數(shù)由外場采集，所述小尺度衰落系數(shù)和/或時延系數(shù)根據(jù)標準信道模型產(chǎn)生。