[發(fā)明專利]一種改進(jìn)型時間判決器

無效

• 申請?zhí)枺?/td>: 201110430246.9
• 申請日: 2011-12-21
• 公開（公告）號: CN102497196A
• 公開（公告）日: 2012-06-13
• 發(fā)明（設(shè)計）人: 吳建輝;王子軒;張萌;黃成;陳超;江平;周正亞;陳慶
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03K19/08
• 分類號: H03K19/08
• 代理公司: 南京蘇高專利商標(biāo)事務(wù)所(普通合伙) 32204
• 代理人: 柏尚春

技術(shù)領(lǐng)域

本發(fā)明涉及一種時間判決器，可判斷出兩個時鐘上升沿的快慢關(guān)系，并將結(jié)果鎖定。具有結(jié)構(gòu)簡單，判決精度高的特點。

背景技術(shù)

時間判決器的功能是判斷兩個時鐘信號的上升沿（或下降沿）的快慢關(guān)系，在集成電路中有著廣泛的應(yīng)用，是時間-數(shù)字轉(zhuǎn)換器（TDC，Time-Digital?Converter），鑒頻鑒相器（PFD，Phase-Frequency?Detector）等模塊電路的核心單元。在全數(shù)字鎖相環(huán)、核醫(yī)學(xué)影像，激光范圍探測，高能物理中檢測粒子的半衰期等許多應(yīng)用場合都依賴時間判決器鑒別微小的時間（相位）差。時間判決器采用全數(shù)字工藝實現(xiàn)，隨著工藝尺寸逐漸縮小，具有可移植性好的優(yōu)勢。此外，全數(shù)字的時間判決器電路具有更好的噪聲免疫特性，功耗也更低。

傳統(tǒng)的時間判決器采用差分對比較器級聯(lián)SR觸發(fā)器結(jié)構(gòu)，這種結(jié)構(gòu)比較簡單，易于實現(xiàn)且功耗較低。但是傳統(tǒng)的差分對結(jié)構(gòu)電路會受到時鐘下降沿的影響（假設(shè)判斷的是上升沿的快慢），從而改變RS鎖存器的狀態(tài)，導(dǎo)致判決錯誤。因此需要加入一個D觸發(fā)器在下降沿到來之前將判決結(jié)果輸出鎖定。加入D觸發(fā)器不僅增加了硬件消耗和功耗，而且對于D觸發(fā)器的時鐘相位要求非常嚴(yán)格，不易實現(xiàn)。

另一種時間判決器的實現(xiàn)方式采用敏感放大觸發(fā)器（SAFF，Sensitivity?Amplifier?Flip-Flop）結(jié)構(gòu)。這種結(jié)構(gòu)不會受到時鐘下降沿的影響，但是電路結(jié)構(gòu)復(fù)雜，硬件消耗和功耗都比較大，而且兩個時鐘信號不是以差分形式輸入的，削弱了這種結(jié)構(gòu)的優(yōu)勢。

發(fā)明內(nèi)容

技術(shù)問題：本發(fā)明所要解決的技術(shù)問題是針對背景技術(shù)的缺陷，提供一種結(jié)構(gòu)簡單、不受下降沿影響的改進(jìn)型時間判決器。

技術(shù)方案：為解決上述技術(shù)問題，本發(fā)明提供了一種改進(jìn)型時間判決器，其包括一個時間比較器和一個RS鎖存器，在時間比較器中加入一個或門；當(dāng)兩個輸入時鐘的上升沿到達(dá)時，比較器會判斷出到達(dá)時間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。

優(yōu)選的，該時間判決器包括四個NMOS管，即第一NMOS管M1，第二NMOS管M2，第三NMOS管M3，第四NMOS管M4，兩個PMOS管,即第一PMOS管M5，第二PMOS管M6，一個或門OR1和一個RS鎖存器；其中第一NMOS管M1，第二NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一PMOS管M5，第二PMOS管M6，或門OR1構(gòu)成了時間比較器；

第一輸入時鐘信號clk1、第二輸入時鐘信號clk2分別接NMOS管第一NMOS管M1，第二NMOS管M2的柵極，第一NMOS管M1，第二NMOS管M2的源極相連并接地，第一NMOS管M1的漏極接M3的源極，第二NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一PMOS管M5的漏極，第四NMOS管M4的漏極接第二PMOS管M6的漏極，第一PMOS管M5、第二PMOS管M6的源極接電源Vdd；

或門OR1的輸入端分別連接輸入時鐘信號第一輸入時鐘信號clk1、第二輸入時鐘信號clk2，或門OR1的輸出端接第一PMOS管M5，第二PMOS管M6的柵極；

RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS鎖存器的輸出端Q和Qn作為整個時間判決器電路的輸出。

有益效果：本發(fā)明通過在差分結(jié)構(gòu)的時間比較器中加入一個或門，控制PMOS管的充放電，從而達(dá)到避免時鐘下降沿對判決結(jié)果產(chǎn)生干擾的效果。本發(fā)明具有結(jié)構(gòu)簡單，功耗低，判決精度高的特點。

附圖說明

圖1為本發(fā)明的時間判決器電路原理圖；

圖2-a是傳統(tǒng)差分時間判決器的時序仿真圖；

圖2-b是本發(fā)明的時間判決器的時序仿真圖。

具體實施方式

下面將參照附圖對本發(fā)明進(jìn)行說明。

在傳統(tǒng)差分對結(jié)構(gòu)的時間比較器中加入一個或門，控制PMOS管的充放電，從而避免了時鐘下降沿對判決結(jié)果的干擾。時間比較器的輸出端?RS鎖存器，將比較結(jié)果鎖定。

參見圖1，本發(fā)明提供的改進(jìn)型時間判決器，其包括一個時間比較器和一個RS鎖存器，在時間比較器中加入一個或門；當(dāng)兩個輸入時鐘的上升沿到達(dá)時，比較器會判斷出到達(dá)時間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。