[發明專利]延遲鎖定環

有效

• 申請號: 201110423006.6
• 申請日: 2011-12-16
• 公開（公告）號: CN102931979B
• 公開（公告）日: 2017-06-16
• 發明（設計）人: 李惠英;金镕美
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 郭放,許偉群

相關申請的交叉引用

本申請要求于2011年8月10日提交的第10-2011-0079534號韓國專利申請的優先權，其全部內容通過引用結合于此。

技術領域

本發明的示例性實施例涉及一種應用于半導體器件中的延遲鎖定環(DLL)，更具體而言涉及一種閉環型的DLL。

背景技術

通常，諸如雙數據率同步DRAM(DDR SDRAM)的集成電路包括延遲鎖定環(DLL)，用于通過補償在使用外部時鐘信號時在內部電路中出現的時間延遲而使內部時鐘信號和外部時鐘信號具有相同的相位。這里，延遲鎖定環接收外部時鐘信號并且通過預先施加負延遲來補償在時鐘路徑和數據路徑之中的延遲，從而使集成電路輸出的數據與外部時鐘信號同步。

圖1是常規DLL的框圖。

參見圖1，DLL 100包括輸入緩沖器單元110、可變延遲線120、輸出驅動器130、復制延遲單元140、相位比較單元150和延遲控制單元160。輸入緩沖器單元110將外部時鐘EXTCLK緩沖以輸出內部時鐘INTCLK。可變延遲線120響應于延遲控制信號DELY_CTRL將內部時鐘INTCLK延遲第一延遲量以輸出延遲鎖定的時鐘DLLCLK。輸出驅動器130經由DQ焊盤(未示出)將延遲鎖定的時鐘DLLCLK輸出到外部。復制延遲單元140將延遲鎖定的時鐘DLLCLK延遲第二延遲量(D3)以輸出反饋時鐘FBCLK。相位比較單元150將內部時鐘INTCLK的相位與反饋時鐘FBCLK的相位進行比較。延遲控制單元160響應于相位比較單元150的輸出而生成延遲控制信號DELY_CTRL。

這里，第二延遲量(D3)是與在時鐘路徑之中的實際延遲相等的復制延遲量。第二延遲量(D3)被定義成是在DLL 100的輸入路徑之中的延遲量(D1)與在輸出路徑之中的延遲量(D2)之和。輸入路徑是從輸入外部時鐘EXTCLK的焊盤(未示出)到生成內部時鐘INTCLK的點的路徑。輸出路徑是從生成延遲鎖定的時鐘DLLCKL的點到DQ焊盤的路徑。

下面將詳細說明DLL 100的操作。假設：可變延遲線120的第一延遲量的默認/初始值被設定成“0”。

在初始操作時，輸入緩沖器單元110將外部時鐘EXTCLK緩沖以將內部時鐘INTCLK輸出至可變延遲線120，并且可變延遲線120使內部時鐘INTCLK不帶延遲地通過，因為可變延遲線120的第一延遲量最初被設定成“0”。

隨后，復制延遲單元140將延遲鎖定的時鐘DLLCLK延遲第二延遲量(D3)以將反饋時鐘FBCLK輸出至相位比較單元150。這里，第二延遲量(D3)是與在時鐘路徑之中的實際延遲相等的復制延遲量，并且被設定成是在DLL 100的輸入路徑之中的延遲量(D1)與在輸出路徑之中的延遲量(D2)之和。也就是說，第二延遲量(D3)等于輸入緩沖器單元110的延遲量(D1)與輸出驅動器130的延遲量(D2)之和。

相位比較單元150將內部時鐘INTCLK的相位與反饋時鐘FBCLK的相位進行比較。延遲控制單元160響應于相位比較單元150的輸出來生成延遲控制信號DELY_CTRL。

相應地，可變延遲線120響應于延遲控制信號DELY_CTRL將內部時鐘INTCLK延遲受控的第一延遲量，以輸出延遲鎖定的時鐘DLLCLK。

在DLL 100的操作期間重復上述操作，其中當內部時鐘INTCLK的相位與反饋時鐘FBCLK的相位同步時，可變延遲線120的第一延遲量變為鎖定的。

圖2是說明圖1所示的DLL 100的鎖定狀態的波形圖。

參見圖2，在點‘A’處，內部時鐘INTCLK的相位與反饋時鐘FBCLK的相位同步。此時，延遲鎖定的時鐘DLLCLK落后于內部時鐘INTCLK第一延遲量(N*tCK-D3)。這里，tCK是外部時鐘EXTCLK的單位周期。

同時，一旦可變延遲線120的第一延遲量(N*tCK-D3)被確定/鎖定，則在每個期望的時間段執行用于更新可變延遲線的延遲量的操作。這里，在延遲鎖定的時鐘DLLCLK中由于噪聲可能出現抖動，于是該更新操作對此抖動進行補償。