[發明專利]用于集成電路測試的低功率且面積優化的掃描單元

無效

• 申請號: 201110415674.4
• 申請日: 2011-12-13
• 公開（公告）號: CN102692599A
• 公開（公告）日: 2012-09-26
• 發明（設計）人: R·C·泰庫瑪拉;P·庫瑪;P·克里施納莫斯;P·邁德哈尼
• 申請（專利權）人: LSI公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 陳華成

1.一種集成電路，包括：

掃描測試電路系統；以及

利用所述掃描測試電路系統進行測試的附加電路系統；

所述掃描測試電路系統包括具有多個掃描單元的至少一條掃描鏈，所述掃描鏈被配置成在掃描移位操作模式中作為串行移位寄存器來操作，以及在功能操作模式中捕獲來自至少所述附加電路系統的一部分的功能數據；

其中至少所述掃描鏈中的給定的掃描單元包括配置成在所述掃描移位操作模式中禁用所述掃描單元的功能數據輸出以及在所述功能操作模式中禁用所述掃描單元的掃描輸出的輸出控制電路系統。

2.根據權利要求1所述的集成電路，其中所述給定的掃描單元還包括：

功能數據輸入；

掃描輸入；

掃描使能輸入；

復用器，具有與所述功能數據輸入耦接的第一輸入，與所述掃描輸入耦接的第二輸入，以及與所述掃描使能輸入耦接的選擇線；以及

觸發器，具有與所述復用器的輸出耦接的輸入；

所述輸出控制電路系統耦接于所述觸發器的輸出與所述掃描單元的所述功能數據輸出和掃描輸出之間。

3.根據權利要求1所述的集成電路，其中所述輸出控制電路系統可操作用于響應于掃描使能信號處于第一二值邏輯電平而禁用所述掃描單元的所述功能數據輸出并啟用所述掃描單元的所述掃描輸出，以及響應于所述掃描使能信號處于第二二值邏輯電平而禁用所述掃描單元的所述掃描輸出并啟用所述掃描單元的所述功能數據輸出。

4.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括：

第一三態緩沖器，耦接于所述觸發器的輸出與所述掃描單元的所述功能數據輸出之間；以及

第二三態緩沖器，耦接于所述觸發器的輸出與所述掃描單元的所述掃描輸出之間；

其中掃描使能信號被施加于所述第一三態緩沖器和所述第二三態緩沖器中的一個的控制輸入，并且所述掃描使能信號的互補版本被施加于所述第一三態緩沖器和所述第二三態緩沖器中的另一個的控制輸入。

5.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括：

第一PMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述觸發器的輸出，以及其漏極耦接至所述掃描單元的所述功能數據輸出；

第一NMOS晶體管，其柵極耦接至所述掃描使能輸入，其漏極耦接至高電源電位，以及其源極耦接至所述掃描單元的所述功能數據輸出；

第二PMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述掃描單元的所述掃描輸出，以及其漏極耦接至低電源電位；以及

第二NMOS晶體管，其柵極耦接至所述掃描使能輸入，其源極耦接至所述掃描單元的所述掃描輸出，以及其漏極耦接至所述觸發器的輸出。

6.根據權利要求5所述的集成電路，其中響應于施加于所述掃描單元的所述掃描使能輸入的掃描使能信號處于邏輯高電平，所述第一和第二PMOS晶體管被關斷并且所述第一和第二NMOS晶體管被導通，使得所述掃描單元的所述功能數據輸出通過經由所述第一PMOS晶體管與所述觸發器的輸出斷開連接而禁用，以及所述掃描單元的所述掃描輸出通過經由所述第二NMOS晶體管與所述觸發器的輸出連接而啟用。

7.根據權利要求5所述的集成電路，其中響應于施加于所述掃描單元的所述掃描使能輸入的掃描使能信號處于邏輯低電平，所述第一和第二PMOS晶體管被導通并且所述第一和第二NMOS晶體管被關斷，使得所述掃描單元的所述功能數據輸出通過經由所述第一PMOS晶體管與所述觸發器的輸出連接而啟用，以及所述掃描單元的所述掃描輸出通過經由所述第二NMOS晶體管與所述觸發器的輸出斷開連接而禁用。

8.根據權利要求2所述的集成電路，其中所述輸出控制電路系統包括邏輯門，所述邏輯門具有與所述觸發器的輸出耦接的第一輸入，與所述掃描單元的所述掃描使能輸入耦接的第二輸入，與所述掃描單元的所述功能數據輸出耦接的第一輸出以及與所述掃描單元的所述掃描輸出耦接的第二輸出。