[發(fā)明專利]權(quán)重的估計方法、裝置及應(yīng)用其的模擬數(shù)字轉(zhuǎn)換器

有效

• 申請?zhí)枺?/td>: 201110415198.6
• 申請日: 2011-12-13
• 公開（公告）號: CN103095299A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設(shè)計）人: 陳弘易;陳昶聿;黃炫倫;黃俊郎
• 申請（專利權(quán)）人: 財團(tuán)法人工業(yè)技術(shù)研究院
• 主分類號: H03M1/34
• 分類號: H03M1/34
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 陳小雯

技術(shù)領(lǐng)域

本公開涉及一種數(shù)字模擬轉(zhuǎn)換器(Digital-to-Analog?Converter，簡稱DAC)，且特別涉及一種數(shù)字模擬轉(zhuǎn)換器的元素的權(quán)重的估計方法、裝置及應(yīng)用其的逐次逼近寄存器模擬數(shù)字轉(zhuǎn)換器(Successive-Approximated?Register?Analog-to-Digital?Converter，簡稱SAR?ADC)。

背景技術(shù)

近年來在集成電路設(shè)計上的趨勢，對于更低功耗、更高表現(xiàn)、以及更少的成本有愈來愈嚴(yán)苛的要求，而在模擬前端電路的設(shè)計當(dāng)中，一個有效率的模擬數(shù)字轉(zhuǎn)換器(Analog-to-Digital?Converter，簡稱ADC)能使系統(tǒng)整體表現(xiàn)大大地提升，ADC負(fù)責(zé)將接收的模擬信號轉(zhuǎn)換為數(shù)字信號，并提供給后端的數(shù)字信號處理單元來運作，因此其動態(tài)范圍、解析度、精確度、線性度、采樣速度、功耗、輸入級特性等等，都成為影響系統(tǒng)整體表現(xiàn)的重要環(huán)節(jié)，也成為評估轉(zhuǎn)換器本身表現(xiàn)的重要參數(shù)。

就解析度以及采樣速度的分類上來看，8～14bits及1到數(shù)百MSPS的ADC的應(yīng)用層級相當(dāng)廣泛，包括通信系統(tǒng)的基頻或中頻前端、生醫(yī)圖像處理如超音波圖像系統(tǒng)的前端、以及雷達(dá)陣列系統(tǒng)的前端等都在其應(yīng)用范圍之中。ADC的架構(gòu)種類繁多，而制作符合前述規(guī)格的ADC時，可選擇的架構(gòu)也有相當(dāng)?shù)亩鄻有浴Ｄ壳霸谏虡I(yè)應(yīng)用上的主流為導(dǎo)管線模擬數(shù)字轉(zhuǎn)換器(pipeline?Analog-to-Digital?Converter，簡稱pipeline?ADC)，然而近年來在國際先進(jìn)期刊論文的發(fā)表上，可發(fā)現(xiàn)逐次逼近寄存器模擬數(shù)字轉(zhuǎn)換器(Successive-Approximated?Register?Analog-to-Digital?Converter，簡稱SAR?ADC)逐漸成為熱門的研發(fā)方向，原因在于SAR?ADC的架構(gòu)在操作上幾乎不需要直流的電流偏壓，且SAR?ADC需要較多的數(shù)字電路來控制以及處理信號，而當(dāng)工藝進(jìn)入深次微米(deep?sub-micron)時，其數(shù)字電路部分所需的芯片面積及功耗便能有效的降低，也因此很適合做為大型SoC(System-on-Chip)的IP(intellectual?property)。許多文獻(xiàn)顯示，在同樣的規(guī)格需求下，SAR?ADC相較于pipeline?ADC有較低功耗以及較小芯片面積的優(yōu)勢，也因此，對于SAR?ADC架構(gòu)的技術(shù)開發(fā)，也儼然成了一門顯學(xué)。

然而，在SAR?ADC架構(gòu)中有一個重要的功能方塊：數(shù)字模擬轉(zhuǎn)換器(Digital-to-Analog?Converter，簡稱DAC)，其直接影響了SAR?ADC的表現(xiàn)。DAC中的各個組成元素，例如電容，由于其在相對匹配(matching)度上的需求，使得DAC在芯片面積以及功耗上，占了SAR?ADC整體很大的比重，而如果DAC需要更大的面積，也代表DAC的驅(qū)動電路需要更大的驅(qū)動力，又進(jìn)一步增加了面積與功耗。由于數(shù)字電路的成本相當(dāng)?shù)牡土虼巳羰强梢酝ㄟ^數(shù)字電路的處理技巧，減少或甚至免除DAC對于組成元素在相對匹配度上的需求，將有效地降低ADC整體的芯片面積與功耗。

圖1為一種SAR?ADC的方塊圖，圖2A為一種SAR?ADC中的DAC與比較器在采樣相位時的簡化電路圖，圖2B為圖2A的戴維寧等效(Thenevin?Equivelent)電路圖，圖2C為一種SAR?ADC中的DAC與比較器在轉(zhuǎn)換相位時的簡化電路圖，圖2D為圖2C的戴維寧等效電路圖，請同時參考圖1、圖2A、圖2B、圖2C及圖2D。此SAR?ADC?10包括：DAC?12、采樣保持電路14、比較器16、以及逐次逼近寄存器邏輯電路(簡稱SAR邏輯電路)18。圖2A、圖2B、圖2C及圖2D中的DAC皆由N個電容C₀、C₁、...、及C_N-1所組成，這些電容以2的冪次方(radix-2)做電容取值，所以：

C_n＝2ⁿ*C

其中，N為大于1的正整數(shù)，n為大于等于0且小于N的正整數(shù)。因此，由圖2D可看出，經(jīng)由逐次逼近后，由SAR邏輯電路18送給DAC?12的N位控制信號，即為最后的ADC數(shù)字輸出值A(chǔ)DC_OUT，其中，控制信號的所有位(bit，又稱之為位元)值K₀、K₁、...、及K_N-1等于0或1。然而由于電容的實際值與理想值之間的差異，所以直接影響了ADC線性度。