[發明專利]一種軟硬件結合加速器及其實現方法無效
| 申請號： | 201110414065.7 | 申請日： | 2011-12-13 |
| 公開（公告）號： | CN102520907A | 公開（公告）日： | 2012-06-27 |
| 發明（設計）人： | 楊波;徐功益;邱柏云;賀曉明 | 申請（專利權）人： | 杭州晟元芯片技術有限公司 |
| 主分類號： | G06F7/575 | 分類號： | G06F7/575 |
| 代理公司： | 杭州九洲專利事務所有限公司 33101 | 代理人： | 陳繼亮 |
| 地址： | 310012 浙江省杭州*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 軟硬件 結合 加速器 及其 實現 方法 | ||
1.一種軟硬件結合加速器，其特征在于：在處理器上增加連接有大數乘法加速器，大數乘法加速器中增加硬件邏輯從高速RAM將數據裝載入單周期乘法器，增加硬件邏輯將乘法結果和目標高速RAM中數據相加，再輸出到目標高速RAM中。
2.一種采用如權利要求1所述的軟硬件結合加速器的實現方法，其特征在于：
（1）、長度n的大數A{A[n-1]……A[2]A[1]A[0]}，長度m的大數B{B[m-1]……B[2]B[1]B[0]}相乘。
3.將大數B中B[0]和大數A相乘，得到長度n+1的中間結果大數{C[n][0]……C[2][0]C[1][0]C[0][0]}，重復上述過程，將B[1]、B[2]……B[m-1]，分別和大數A相乘，總計得到m個中間結果大數；最終將這些中間結果分別左移，相加，最終得到一個長度m+n的結果大數；
（2）、大數乘法加速器中增加硬件邏輯從高速RAM將數據裝載入單周期乘法器，增加硬件邏輯將乘法結果和目標高速RAM中數據相加，再輸出到目標高速RAM中；
（3）、在單周期乘法器運行時，讀取下一次乘法運算數據，同時讀取目標RAM數據，每次運算平均需要乘法1個周期，加法和寫回目標RAM數據1個周期，每次2個周期。
4.根據權利要求1所述的軟硬件結合加速器的實現方法，其特征在于：所述的單周期乘法器，在單周期內完成一個32bit*32bit的乘法，但是結果輸出需要2個周期；所述的高速RAM，在單周期內完成一次讀操作，或者一次寫操作。
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