[發明專利]高介電金屬柵MOS及其制造方法

有效

• 申請號: 201110412648.6
• 申請日: 2011-12-12
• 公開（公告）號: CN103165453A
• 公開（公告）日: 2013-06-19
• 發明（設計）人: 劉金華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制造領域，尤其涉及一種高介電金屬柵(high?k-metal?gate，HKMG)MOS(金屬氧化物半導體)及其制造方法。

背景技術

隨著半導體器件及集成電路的發展，半導體器件的尺寸越來越小，對于半導體器件而言，當器件的特征尺寸變小時，即使在不很高的電壓下，也可產生很強的電場，從而易于導致出現熱載流子。因此，在小尺寸器件以及大規模集成電路中，容易出現熱載流子，即熱載流子效應，而熱載流子效應往往就是導致器件和集成電路產生失效的重要原因，所以是需要特別注意和加以防止的。

為了解決熱載流子效應，目前在晶體管制造領域常見的技術是采用輕摻雜漏極(lightly?doped?drain，LDD)技術。該技術是采用與漏極相同的摻雜離子注入漏極與導電溝道之間的區域，形成摻雜濃度小于漏極的摻雜濃度，形成所謂的輕摻雜漏極結構LDD。利用LDD可使得導電離子在輕摻雜漏極結構區域內碰撞的幾率下降，熱激發熱電子減少，抑制了熱載流子效應。

雖然LDD可以抑制熱載流子效應，但是LDD同樣也會使器件性能退化，主要原因是由于在源、漏極與溝道之間引入的輕摻雜區域帶來了阻值較大的寄生電阻，這使得在器件尺寸變得很小的時候，由接觸電阻、LDD區域寄生電阻以及源漏極區域電阻疊加的串聯電阻值增大，使得器件性能退化，進而導致LDD對性能提升變得沒有意義，反而比常規惡化。

現有技術中，對于串聯電阻的增大一般是在源漏區內形成低電阻值的金屬硅化物，以高介電金屬柵(high?k-metal?gate，HKMG)MOS為例，如圖1所示，包括提供半導體硅襯底1，并在半導體硅襯底1上形成有由柵氧化物4及偽多晶硅5構成的柵極結構后，以柵極結構為掩膜進行離子注入，退火擴散形成淺結LDD區域2，其深度一般在5-100nm，這是由于如果將LDD區域2做成深結，LDD區域2將會使得后續工藝中形成的源漏極3之間距離接近，且由于器件的溝道區位于源漏極3之間，因此深結LDD區域會使源漏極3之間的擊穿電壓變低，影響器件的性能；接著，在柵極結構側面形成側壁6，以所述側壁6及柵極結構為掩膜進行離子注入形成源漏極3，并在源漏極3、側壁7及柵極結構表面沉積金屬層(未示出)后加熱，使金屬擴散到源漏極，與源漏極中的硅反應，去除未反應金屬層，是以在襯底1的源漏極3處形成了金屬硅化物7。

雖然，在源漏極中的金屬硅化物可以降低串聯電阻，但是其只是降低了串聯電阻中源漏極區域電阻部分，而由LDD引入的寄生電阻仍具有很高電阻值。此外，由于LDD為淺結，其摻雜深度很小，在其中形成低電阻值的金屬硅化物難以控制，因此，降低LDD區域的寄生電阻，進而降低串聯電阻值是亟待解決的問題。

發明內容

本發明提供了一種高介電金屬柵MOS及其制造方法，解決現有工藝形成空隙時，工藝可控性差，步驟繁瑣且成本高的問題。

本發明采用的技術手段如下：一種高介電金屬柵MOS的制造方法，包括：

提供硅襯底；

在硅襯底上依次形成柵氧化層、偽多晶硅層及硬掩膜層；

圖案化所述硬掩膜，并以圖案化的硬掩膜作為阻擋依次刻蝕所述偽多晶硅層和柵氧化層而形成柵極結構；

以所述柵極結構作為掩膜，對硅襯底進行離子注入形成深結輕摻雜漏極區域；

在所述柵極結構側面形成第一側墻，以所述柵極結構及側墻為掩膜對所述半硅襯底進行離子注入，形成源漏極區，所述源漏極區的結深大于所述輕摻雜漏極區域的結深；

去除所述第一側墻，在所述柵極結構外側形成第二側墻，所述第二側墻寬度小于所述深結輕摻雜漏極區域的寬度；

在所述硅襯底、第二側墻及柵極結構表面形成金屬層，并熱處理，在所述硅襯底內部形成金屬硅化物，去除未反應的金屬層；

在所述硅襯底、第二側墻及柵極結構表面沉積介質層，并進行化學機械研磨以露出偽多晶硅層；

去除所述偽多晶硅層及柵氧化層，并以所述介質層為掩膜，刻蝕所述柵極結構下方對應的硅襯底，以形成淺溝槽，并與所述介質層形成凹陷，且所述淺溝槽深度大于所述深結輕摻雜漏極區域的結深，小于所述源漏極區的結深；

在所述凹陷內形成高介電金屬柵結構。

進一步，在所述深結輕摻雜漏極區域的結深為10至200nm。

進一步，所述淺溝槽深度小于250nm。

進一步，所述硬掩膜材料為氧化硅，所述第一側壁層材料為氮化硅，所述第二側壁層為氧化硅。