[發明專利]非易失性存儲器件及其制造方法

有效

• 申請號: 201110405633.7
• 申請日: 2011-12-08
• 公開（公告）號: CN102544063A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 崔殷碩;劉泫升
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L27/115;H01L21/8247
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2010年12月31日提交的韓國專利申請No.10-2010-0140482的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種非易失性存儲器件及其制造方法，更具體而言，涉及一種在襯底之上垂直層疊有多個存儲器單元的非易失性存儲器件及其制造方法。

背景技術

非易失性存儲器件即使斷電也能保留其中所儲存的數據。非易失性存儲器件有不同種類，比如NAND快閃存儲器。

隨著在硅襯底之上將存儲器單元形成在單層中的二維存儲器結構的集成度接近極限，現正開發三維非易失性存儲器件，其中多個存儲器單元垂直于硅襯底層疊。

另外，非易失性存儲器件包括多個串，每個串包括串聯耦接的源極選擇晶體管、存儲器單元晶體管和漏極選擇晶體管。每個串的一端與位線耦接，每個串的另一端共同耦接至一個源極線。

然而，隨著與一個源極線耦接的串的數量增加，讀取操作期間的電流消耗增加。因此，希望能夠降低源極線的電阻。

發明內容

本發明的實施例涉及一種非易失性存儲器件及其制造方法，所述非易失性存儲器件可以降低源極線的電阻，同時通過沿垂直方向層疊多個存儲器單元來提高集成度。

根據本發明的一個實施例，一種非易失性存儲器件包括：襯底，所述襯底包括電阻器層，所述電阻器層具有比源極線的電阻低的電阻；溝道結構，所述溝道結構包括在襯底之上與多個溝道層交替層疊的多個層間電介質層；以及源極線，所述源極線被配置為與溝道層的側壁接觸，其中，源極線的下端部與電阻器層接觸。

根據本發明的另一個實施例，一種制造非易失性存儲器件的方法，包括以下步驟：提供襯底，所述襯底具有電阻比源極線的電阻低的電阻器層；形成溝道結構，所述溝道結構包括在襯底之上與多個溝道層交替層疊的多個層間電介質層；以及形成與溝道層的側壁接觸的源極線，其中，源極線的下端部與電阻器層接觸。

根據本發明的另一個實施例，一種非易失性存儲器件包括：溝道結構，所述溝道結構包括在襯底之上與多個溝道層交替層疊的多個層間電介質層；源極線，所述源極線被設置為與溝道層的側壁接觸；絕緣層，所述絕緣層被設置為覆蓋溝道結構；金屬線，所述金屬線被設置在絕緣層之上；以及接觸單元，所述接觸單元被配置為貫穿絕緣層而將源極線與金屬線耦接。

根據本發明的另一個實施例，一種制造非易失性存儲器件的方法，包括以下步驟：形成溝道結構，所述溝道結構包括在襯底之上與多個溝道層交替層疊的多個層間電介質層；形成源極線，所述源極線與溝道層的側壁接觸；在溝道結構和源極線之上形成絕緣層；形成接觸單元，所述接觸單元貫穿絕緣層與源極線耦接；以及在絕緣層之上形成與接觸單元耦接的金屬線。

附圖說明

圖1是說明一種非易失性存儲器件的立體圖。

圖2A至圖2E是說明根據本發明第一實施例的非易失性存儲器件及其制造方法的截面圖。

圖3A至圖3E是說明根據本發明第二實施例的非易失性存儲器件及其制造方法的截面圖。

圖4A至圖4E是說明根據本發明第三實施例的非易失性存儲器件及其制造方法的截面圖。

圖5A和5B是沿著圖1的A-A’方向截取的源極線SL的截面圖。

具體實施方式

下面將參照附圖更加詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式來實施，并且不應當被理解為限于本文所提出的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，并且將會向本領域技術人員完全傳達本發明的范圍。在本說明書中，相同的附圖標記在本發明的各個附圖和實施例中表示相同的部件。

附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征，對比例做夸大處理。當提及第一層在第二層“上”或在襯底“上”時，其不僅表示第一層直接形成在第二層或襯底上的情況，還表示在第一層與第二層或襯底之間存在第三層的情況。

下文中，結合圖1來簡要描述可以應用本發明實施例的三維非易失性存儲器件的基本結構，然后，將結合圖2A至圖4E來描述本發明的實施例。

圖1是說明一種非易失性存儲器件的立體圖。