[發(fā)明專利]在層間介質(zhì)層自對(duì)準(zhǔn)形成空隙的方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110398278.5
• 申請(qǐng)日: 2011-12-05
• 公開(kāi)（公告）號(hào): CN103137550A
• 公開(kāi)（公告）日: 2013-06-05
• 發(fā)明（設(shè)計(jì)）人: 鮑宇
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768;H01L21/311
• 代理公司: 北京德琦知識(shí)產(chǎn)權(quán)代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種在層間介質(zhì)層(ILD，inter?layer?dielectric)中自對(duì)準(zhǔn)形成空隙(air?gap)的方法。

背景技術(shù)

在集成電路內(nèi)部，器件之間通過(guò)層間介質(zhì)層ILD相隔，并通過(guò)導(dǎo)線進(jìn)行互連。如圖1所示，在預(yù)先形成的半導(dǎo)體器件(未示出)上依次形成刻蝕阻擋層2和層間介質(zhì)層1，刻蝕層間介質(zhì)層1和刻蝕阻擋層2形成溝槽3和通孔4，并在溝槽3和通孔4中形成導(dǎo)線用于器件之間的互連。器件間由于層間介質(zhì)層ILD的存在，導(dǎo)線之間就不可避免地存在寄生電容。集成電路的速度由晶體管的柵延時(shí)(Gate?Delay)和信號(hào)的傳播延時(shí)(Propagation?Delay)兩個(gè)參數(shù)共同決定，延時(shí)時(shí)間越短，信號(hào)的頻率越高。柵延時(shí)主要是由MOS管的柵極材料所決定，使用high-k材料可以有效地降低柵延時(shí)。傳播延時(shí)也稱為RC延時(shí)(RC?delay)，R是金屬導(dǎo)線的電阻，C即是層間介質(zhì)層ILD形成的寄生電容。寄生電容不僅影響芯片的速度，也對(duì)工作可靠性構(gòu)成嚴(yán)重威脅。在結(jié)構(gòu)不變的情況下，減少電介質(zhì)的k值，可以減小電容的容量。因此，使用low-k電介質(zhì)作為ILD，可以有效地降低互連線之間的分布電容，從而可使芯片總體性能得到提升。

隨著集成電路的不斷小型化，由金屬導(dǎo)線自身電阻R及層間介質(zhì)層ILD的寄生電容導(dǎo)致的RC延時(shí)，即信號(hào)傳播延時(shí)逐漸取代了晶體管柵延時(shí)而變成了限制集成電路運(yùn)行速度的主要因素。電路中信號(hào)傳遞的快慢，是受到電阻R與電容C的乘積所左右，RC乘積越大，速度就越慢，延遲就越高，反之，RC乘積越小，信號(hào)傳輸速度就能越快，延遲就越低。對(duì)于金屬導(dǎo)線如銅導(dǎo)線來(lái)說(shuō)，其電阻R由其自身材料性質(zhì)來(lái)決定，集成電路內(nèi)部結(jié)構(gòu)對(duì)其電阻R的影響很??；而寄生電容C，則受到內(nèi)連線之間的間隔距離、間隔材料的影響。因此，可以通過(guò)改變金屬導(dǎo)線之間的間隔距離、間隔材料等方式降低內(nèi)連線的電容C，以降低內(nèi)連線的RC延遲，提高集成電路的運(yùn)行速度。

為了解決層間介質(zhì)層ILD產(chǎn)生的RC延遲，現(xiàn)有技術(shù)一般是在層間介質(zhì)層ILD中形成空隙(air?gap)，由于空氣的介電系數(shù)接近于1，所以空隙的引入可以進(jìn)一步降低由low-k材料形成的層間介質(zhì)層ILD的電介質(zhì)系數(shù)。通常形成空隙的方法包括利用不均勻化學(xué)沉積層間介質(zhì)層ILD以及先沉積犧牲材料后移除形成空隙兩種方式，但是在工藝可控性，尤其是空隙尺寸的可控性、工藝繁復(fù)性及成本上仍需改進(jìn)。

發(fā)明內(nèi)容

本發(fā)明提供了一種在層間介質(zhì)層自對(duì)準(zhǔn)形成空隙的方法，解決現(xiàn)有工藝形成空隙時(shí)，工藝可控性差，步驟繁瑣且成本高的問(wèn)題。

本發(fā)明采用的技術(shù)手段如下：一種在層間介質(zhì)層自對(duì)準(zhǔn)形成空隙的方法，包括：

提供預(yù)先形成的半導(dǎo)體器件，并在所述半導(dǎo)體器件上依次形成第一阻擋層和第一層間介質(zhì)層；

刻蝕所述第一層間介質(zhì)層和刻蝕阻擋層形成多個(gè)溝槽和通孔，并在所述多個(gè)溝槽和通孔中形成導(dǎo)線；

在所述第一層間介質(zhì)層上形成硬掩膜層；

圖案化所述硬掩膜層，并以所述圖案化硬掩膜刻蝕所述導(dǎo)線間的第一層間介質(zhì)層形成凹陷；

在刻蝕后的凹陷兩側(cè)及底部表面上形成第二介質(zhì)層，并通過(guò)干法刻蝕去除所述凹陷底部表面的所述第二介質(zhì)層，以在所述凹陷兩側(cè)形成由第二介質(zhì)層構(gòu)成的側(cè)壁層；

去除所述圖案化硬掩膜層，并在所述凹陷上方形成第二阻擋層，以封蓋所述凹陷形成空隙。

進(jìn)一步，在所述凹陷兩側(cè)形成側(cè)壁層后，在所述凹陷上方沉積第三介質(zhì)層，并對(duì)所述第三介質(zhì)層進(jìn)行化學(xué)機(jī)械研磨以露出所述導(dǎo)線的上端面，在所述第三介質(zhì)層表面及導(dǎo)線上端面形成所述第二阻擋層。

進(jìn)一步，所述第一層間介質(zhì)層、第二介質(zhì)層和第三介質(zhì)層的材料為碳氧化硅；

所述硬掩膜層的材料為氮化硅；

所述第一阻擋層和第二阻擋層的材料為氮碳化硅；

所述導(dǎo)線的材料為銅。

進(jìn)一步，所述凹陷的深度小于等于所述第一層間介質(zhì)層厚度。

進(jìn)一步，所述凹陷的深度大于100nm，小于150nm。

進(jìn)一步，在形成硬掩膜之前還包括在所述導(dǎo)線上端面通過(guò)化學(xué)鍍形成刻蝕保護(hù)層。

進(jìn)一步，所述刻蝕保護(hù)層的材料為Co或CoWP。