[發(fā)明專(zhuān)利]基于SystemVerilog斷言和任務(wù)的協(xié)同總線(xiàn)驗(yàn)證方法及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110390469.7
• 申請(qǐng)日: 2011-11-30
• 公開(kāi)（公告）號(hào): CN102495782A
• 公開(kāi)（公告）日: 2012-06-13
• 發(fā)明（設(shè)計(jì)）人: 張挺;陳嵐;馮燕
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類(lèi)號(hào): G06F11/26
• 分類(lèi)號(hào): G06F11/26
• 代理公司: 北京市德權(quán)律師事務(wù)所 11302
• 代理人: 劉麗君

技術(shù)領(lǐng)域

本發(fā)明涉及片上系統(tǒng)，尤其涉及基于SystemVerilog斷言和任務(wù)的協(xié)同總線(xiàn)驗(yàn)證方法及系統(tǒng)。

背景技術(shù)

基于斷言的驗(yàn)證方法學(xué)是片上系統(tǒng)(SoC)功能驗(yàn)證的一個(gè)有效地方法，其主要優(yōu)點(diǎn)是提高了SoC設(shè)計(jì)驗(yàn)證的可觀察性和可控制性。

斷言可以比較容易地發(fā)現(xiàn)潛在電路設(shè)計(jì)的內(nèi)部錯(cuò)誤，為SoC設(shè)計(jì)驗(yàn)證提供了良好的可觀察性。傳統(tǒng)的驗(yàn)證方法是輸入激勵(lì)到待驗(yàn)證設(shè)計(jì)(DUV)，在輸出端口檢查信號(hào)的正確性。然而，激勵(lì)觸發(fā)的內(nèi)部錯(cuò)誤，有可能無(wú)法傳遞到輸出端口。這樣，就無(wú)法檢查出此錯(cuò)誤。如果在驗(yàn)證代碼中嵌入斷言，就可以在更接近產(chǎn)生錯(cuò)誤的地方將其檢測(cè)出來(lái)。

斷言可以對(duì)一個(gè)給定輸入的設(shè)計(jì)期望行為進(jìn)行精確的描述，從而可以更方便地描述輸入/輸出行為、總線(xiàn)協(xié)議以及設(shè)計(jì)中一些復(fù)雜的關(guān)系，提高了驗(yàn)證的可控制性。基于斷言的驗(yàn)證可以使用簡(jiǎn)潔的語(yǔ)言結(jié)構(gòu)來(lái)建立精確的時(shí)序表達(dá)式。通過(guò)檢查這些表達(dá)式是否發(fā)生，可以很簡(jiǎn)單地進(jìn)行功能覆蓋的檢查，并且這種覆蓋率分析針對(duì)跨多個(gè)時(shí)序周期的一個(gè)時(shí)間序列或者整個(gè)傳輸。斷言的覆蓋分析可以直接使用在協(xié)議檢查或者事件描述中用到的時(shí)序表達(dá)式，無(wú)需額外編寫(xiě)覆蓋分析代碼，因此編碼會(huì)更加靈活、簡(jiǎn)潔。

AHB總線(xiàn)協(xié)議是高級(jí)微控制器總線(xiàn)體系(AMBA)的一部分。AMBA總線(xiàn)系統(tǒng)和ARM嵌入式微處理器是當(dāng)前SoC設(shè)計(jì)最流行的體系架構(gòu)。AMBA標(biāo)準(zhǔn)定義了三種不同的總線(xiàn)：高級(jí)高性能總線(xiàn)(AHB)、高級(jí)系統(tǒng)總線(xiàn)(ASB)和高級(jí)外設(shè)總線(xiàn)(APB)。其中，AHB是用于高性能、高時(shí)鐘頻率的系統(tǒng)模塊，其擔(dān)當(dāng)高性能系統(tǒng)的中樞總線(xiàn)。AHB支持處理器，片上存儲(chǔ)器，片外存儲(chǔ)器以及低功耗外設(shè)宏功能單元之間的有效連接。

在SoC設(shè)計(jì)中，會(huì)用到大量的IP，如圖1中的直接內(nèi)存訪(fǎng)問(wèn)(DMA)、通用異步接收/發(fā)送裝置(UART)、定時(shí)器(Timer)，鍵盤(pán)(Keypad)，通用輸入輸出(GPIO)等。為節(jié)省研發(fā)成本和時(shí)間，可以采用免費(fèi)的開(kāi)源IP核。OpenCores便提供了大量有用的基于WISHBONE總線(xiàn)系統(tǒng)的開(kāi)源IP核。

WISHBONE是OpenCores建議的片上總線(xiàn)標(biāo)準(zhǔn)，目前已有大量開(kāi)源的IP核使用WISHBONE總線(xiàn)作為互連標(biāo)準(zhǔn)。與其他片上總線(xiàn)相比，Wishbone總線(xiàn)結(jié)構(gòu)簡(jiǎn)單，互連靈活，對(duì)用戶(hù)定制的支持良好，與其他片上總線(xiàn)的互連也較簡(jiǎn)單，同樣有著廣泛的應(yīng)用前景。

如圖2所示，WISHBONE到AHB的轉(zhuǎn)換橋，即是兩種總線(xiàn)時(shí)序規(guī)范間的轉(zhuǎn)換。對(duì)WISHBONE到AHB轉(zhuǎn)換橋的驗(yàn)證，實(shí)際上就是對(duì)其AHB端時(shí)序是否滿(mǎn)足總線(xiàn)協(xié)議規(guī)則的驗(yàn)證。本發(fā)明充分利用SystemVerilog斷言和任務(wù)，可以對(duì)總線(xiàn)協(xié)議規(guī)范進(jìn)行有效的驗(yàn)證。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)中存在的上述問(wèn)題，本發(fā)明提供了基于SystemVerilog斷言和任務(wù)的協(xié)同總線(xiàn)驗(yàn)證方法及系統(tǒng)。

本發(fā)明提供了基于SystemVerilog斷言和任務(wù)的協(xié)同總線(xiàn)驗(yàn)證方法，包括：

步驟1，列舉AHB總線(xiàn)時(shí)序；

步驟2，根據(jù)AHB總線(xiàn)時(shí)序類(lèi)型對(duì)AHB總線(xiàn)時(shí)序進(jìn)行屬性抽象；

步驟3，根據(jù)預(yù)設(shè)的條件對(duì)AHB總線(xiàn)時(shí)序?qū)傩杂肧ystemVerilog斷言描述，或者對(duì)AHB總線(xiàn)時(shí)序?qū)傩杂肧ystemVerilog任務(wù)描述。

在一個(gè)示例中，步驟2中，AHB總線(xiàn)時(shí)序抽象為傳輸中插入等待周期，空閑傳輸，忙傳輸，從機(jī)錯(cuò)誤響應(yīng)，從機(jī)重試響應(yīng)，從機(jī)分塊響應(yīng)，流水操作，突發(fā)傳輸或復(fù)位。

在一個(gè)示例中，步驟3中，如果AHB總線(xiàn)時(shí)序?qū)傩詾閭鬏斨胁迦氲却芷冢臻e傳輸，忙傳輸，從機(jī)錯(cuò)誤響應(yīng)，從機(jī)重試響應(yīng)或從機(jī)分塊響應(yīng)，則用SystemVerilog斷言描述；如果AHB總線(xiàn)時(shí)序?qū)傩詾榱魉僮鳎话l(fā)傳輸或復(fù)位，則用SystemVerilog任務(wù)描述。

在一個(gè)示例中，進(jìn)行覆蓋率統(tǒng)計(jì)

本發(fā)明提供了基于SystemVerilog斷言和任務(wù)的協(xié)同總線(xiàn)驗(yàn)證系統(tǒng)，包括：

時(shí)序列舉模塊，用于列舉AHB總線(xiàn)時(shí)序；

屬性抽象模塊，用于根據(jù)AHB總線(xiàn)時(shí)序類(lèi)型對(duì)AHB總線(xiàn)時(shí)序進(jìn)行屬性抽象；

驗(yàn)證模塊，用于根據(jù)預(yù)設(shè)的條件對(duì)AHB總線(xiàn)時(shí)序?qū)傩杂肧ystemVerilog斷言描述，或者對(duì)AHB總線(xiàn)時(shí)序?qū)傩杂肧ystemVerilog任務(wù)描述。

在一個(gè)示例中，AHB總線(xiàn)時(shí)序抽象為傳輸中插入等待周期，空閑傳輸，忙傳輸，從機(jī)錯(cuò)誤響應(yīng)，從機(jī)重試響應(yīng)，從機(jī)分塊響應(yīng)，流水操作，突發(fā)傳輸或復(fù)位。