[發明專利]可降低方塊電阻的銅互連結構的制造方法

有效

• 申請號: 201110388945.1
• 申請日: 2011-11-30
• 公開（公告）號: CN102437108A
• 公開（公告）日: 2012-05-02
• 發明（設計）人: 姬峰;張亮;胡友存;李磊;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，特別涉及一種可降低方塊電阻的銅互連結構的制造方法。

背景技術

在半導體集成電路工業中，高性能的集成電路芯片需要高性能的后段電學互連。金屬銅由于它的低電阻率特性，在集成電路芯片中得到了越來越廣泛的應用。但是，隨著集成電路技術的進步，芯片復雜程度的增加，后段互連的復雜度和長度越來越大，這意味著芯片內的后段互連線的電阻成為性能的瓶頸之一。如何有效地降低電阻，成為集成電路中的一個重要研究課題。

從電阻計算公式，我們可以得到一些啟發：

R=ρls=ρ*LW*H]]>

公式中，R代表電阻，ρ代表材料的電阻率，L代表導線長度，W代表互連線寬度，H代表互連線的厚度。隨著芯片尺寸的縮小，密度的提高和芯片復雜度的提高，互連線的寬度不斷減小，互連線的總長度L也無可避免的增大，因此，從上述公式可知可以減小電阻的因素只剩下電阻率和厚度了。而從鋁互連改進到銅互連，就是通過降低互連線的電阻率從而實現總體互連層的電阻的降低，但是，對于同種材料而言，其電阻率基本是一定的。因此，可以用于降低銅互連線的電阻的唯一因素就只有提高互連線的厚度H了。

但是，由于金屬填充工藝和刻蝕工藝的限制，嵌入式的銅互連結構要成功實現，其基本工藝條件要求高寬比不能過大，即對于某一寬度的銅互連線，其厚度不能太厚。因為厚度太厚，意味著溝槽結構深度很大，將不利于刻蝕工藝控制蝕刻的形貌和尺寸，而金屬填充工藝也比較難完成完全填充，這樣反而會增大方塊電阻，降低互連的可靠性，帶來非常不利的影響。因此不可能無限制的增大互連線的整體厚度來降低方塊電阻。

發明內容

本發明的目的是提供一種可降低方塊電阻的銅互連結構的制造方法，以實現選擇性的增加部分金屬線的厚度，降低方塊電阻，從而提高芯片的速度和降低損耗，最終實現提高芯片性能的目的。

為解決上述問題，本發明提供一種可降低方塊電阻的銅互連結構的制造方法，包括如下步驟：

提供包括一前層銅互連層的半導體基底；

依序在所述半導體基底上形成刻蝕阻擋層、介電層、介電保護層和金屬硬掩膜層；

通過光刻和刻蝕，在介電保護層中形成多個第一深度的溝槽圖形；

在部分所述第一深度的溝槽圖形中繼續刻蝕介電保護層，形成第二深度的溝槽圖形，其中所述半導體基底的前層銅互連層中，與所述第二深度的溝槽圖形相對應的位置不存在通孔；

通過光刻和刻蝕形成與所述第一深度的溝槽圖形相連通且貫穿介電保護層和部分介電層的通孔圖形，其中所述第二深度的溝槽圖形的深度小于第一深度的溝槽圖形和通孔圖形的總深度；

采用刻蝕工藝，對所述第一深度的溝槽圖形、第二深度的溝槽圖形和通孔圖形同步往下刻蝕直至通孔圖形底部的介電層被完全去除，形成第一深度溝槽、第二深度溝槽和通孔；

去除通孔底部的刻蝕阻擋層，使得通孔與所述半導體基底內的前層銅互連層連接；

在第一深度溝槽、第二深度溝槽和通孔內濺射沉積金屬擴散阻擋層和銅籽晶層，采用電鍍工藝進行銅填充；

采用化學機械研磨去除介電層上多余的金屬銅、金屬硬掩膜層和介電保護層，形成銅互連。

作為優選，所述第二深度溝槽的深度大于第一深度溝槽的深度且小于第一深度溝槽和通孔的總深度。

作為優選，所述刻蝕所采用的工藝為干法刻蝕。

作為優選，所述介電層采用化學氣相淀積或旋轉涂覆工藝形成，所述介電層采用低介電常數材料，介電常數為2～4.2。

作為優選，所述金屬硬掩膜層的材料為TiN或TaN。

與現有技術相比，本發明的一種可降低方塊電阻的銅互連結構的制造方法采用雙大馬士革工藝通過光刻和刻蝕增加銅互連線中特定區域的溝槽深度，使得填充在該溝槽中的銅互連線厚度增加，選擇性地降低該溝槽區域的銅互連線的方塊電阻，在不增大工藝難度的情況下最大程度的降低銅互連結構的方塊電阻，從而可以降低芯片的信號延遲，提高芯片的整體性能。

附圖說明