[發明專利]一種形成厚金屬的單大馬士革方法

有效

• 申請號: 201110388371.8
• 申請日: 2011-11-29
• 公開（公告）號: CN102446849A
• 公開（公告）日: 2012-05-09
• 發明（設計）人: 姬峰;張亮;胡友存;李磊;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/3205
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及涉及半導體制造領域，尤其涉及一種形成厚金屬的單大馬士革方法。?

背景技術

在半導體集成電路工業中，高性能的集成電路芯片需要高性能的后段電學互連。由于金屬銅具有低電阻率特性，而在先進集成電路芯片中得到了越來越廣泛的應用。從鋁線到銅線，材料的變革帶來了電阻率的巨大降低。隨著集成電路技術的進步，芯片復雜程度的增加，后段互連的復雜度和長度越來越大，這意味著芯片內的后段互連線的電阻成為性能的瓶頸之一。有效地降低電阻成為集成電路中的一個重要研究課題。?

電阻計算公式為?其中R為電阻，ρ為材料的電阻率，L為導線長度，W為互連線寬度，H為互連線的厚度。隨著芯片尺寸的縮小，密度的提高和芯片復雜度的提高，互連線的寬度不斷減小，互連線的總長度L也無可避免的增大。由此嗎，可以減少電阻的因素只剩下電阻率和厚度。而從使用金屬鋁互連切換到金屬銅互連，就是從降低互連線的電阻率從而實現總體電阻的降低的。而對于同種材料而言，其電阻率基本是固定的。因此，可以用于降低高端銅互連線的電阻的唯一因素就只有提高互連線的厚度H。為了更準確的表征厚度對電阻的影響，半導體技術中采用方塊電阻(Sheet?Resistance，也叫薄層電阻，其計算公式為?)來表征，這樣對于不同形狀的互連線，方塊電阻能精確的表征出厚度對電阻的影響，而不受導線長度和寬度的影響。?

實際上，由于金屬填充工藝和刻蝕工藝的限制，嵌入式的銅互連結構要成功實現，其基本工藝條件要求高寬比不能過大，即對于某一寬度的銅互連線，其厚度不能太厚。因為厚度太厚，意味著溝槽結構深度很大，將不利于刻蝕工藝控制?蝕刻的形貌和尺寸，而金屬填充工藝也比較難完成完全填充，這樣反而會增大方塊電阻，降低互連的可靠性，帶來非常不利的影響。因此不可能無限制的增大互連線的整體厚度來降低方塊電阻。?

發明內容

本發明根據現有技術中存在的問題，提供一種形成厚金屬的單大馬士革方法來實現選擇性降低銅互連方塊電阻。通過采用在單大馬士革銅互連工藝在通孔層中，利用一次光刻和刻蝕分別形成需要通孔結構和降低方塊電阻的導線的部分結構。隨后在其上方采用單大馬士革工藝再進行正常的金屬溝槽的制作。由于正常區域只有溝槽層中有結構，而降低電阻的互連線包含通孔層和金屬溝槽層的兩部分結構，相當于實現不同區域不同的銅互連線厚度，降低了定義區域銅互連線的方塊電阻。?

為了實現上述的目的，提供一種形成厚金屬的單大馬士革方法，包括以下順序步驟：?

步驟1：在下層金屬互連結構層上先后淀積一刻蝕阻擋層、第一SiOCH低k介電層和第一SiO₂介電保護層，在第一SiO₂介電保護層上旋涂第一光阻層，在第一光阻層上光刻形成通孔和可加厚金屬導線槽的圖形，對通孔和可加厚金屬導線槽的圖形進行刻蝕，刻蝕至通孔和金屬導線槽中暴露出刻蝕阻擋層為止，除去第一光阻層，所述通孔位于下層金屬互結構層中的互聯結構上方。?

步驟2：在第一SiO₂介電保護層表面、通孔和金屬導線槽的底部和側部先后淀積第一金屬阻擋層和第一銅籽晶層，研磨除去第一SiO₂介電保護層以及覆蓋在其上的第一金屬阻擋層和第一銅籽晶層并露出第一SiOCH低k介電層表面，所述第一金屬阻擋層和互聯結構相接觸。?

步驟3：在第一SiOCH低k介電層表面先后淀積一刻蝕阻擋層、第二SiOCH低k介電層和第二SiO₂介電保護層，在第二SiO₂介電保護層上旋涂第二光阻層，在第二光阻層上光刻成全部金屬導線的圖形，對全部金屬導線圖形進行刻蝕，刻蝕至露出第一SiOCH低k介電層為止并形成全部金屬導線槽，在金屬導線槽中暴露出第一金屬阻擋層和第一銅籽晶層，除去第二光阻層。?

步驟4：在第二SiO₂介電保護層表面和全部金屬導線槽的底部和側壁先后?淀積第二金屬阻擋層和第二銅籽晶層，所述第二金屬阻擋層與第一金屬阻擋層、第一銅籽晶層相接觸。?

步驟5：研磨去除第二SiO₂介電保護層以及覆蓋在其上的第二金屬阻擋層和第二銅籽晶層。?

在上述提供方的方法中，其中所述金屬阻擋層為TaN/Ta材料。?

在上述提供方的方法中，其中所述光阻層由光刻膠材料組成。?