[發明專利]攝像裝置

有效

• 申請號: 201110386830.9
• 申請日: 2011-11-29
• 公開（公告）號: CN102487430A
• 公開（公告）日: 2012-06-06
• 發明（設計）人: 萩原義雄
• 申請（專利權）人: 奧林巴斯株式會社
• 主分類號: H04N5/232
• 分類號: H04N5/232;H04N5/30
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;黃綸偉

技術領域

本發明涉及攝像裝置，該攝像裝置具有模數(AD)轉換電路。

背景技術

為了更完整地描述本發明所屬領域的現有技術，在此將以引證的方式并入在本申請的下文中引用或提及的全部專利、專利申請、專利公開、科學論文等的全部內容。

圖7是例示現有技術的用于測量時間量的AD轉換電路的部分構造的框圖，該AD轉換電路被稱為時間數字轉換器(TDC)型AD轉換電路。圖7所示的電路包括：環形延遲電路201，其中多個延遲器件NAND0和INV1到INV8連接成環狀；鎖存器電路202，其保持環形延遲電路201的輸出；二值化電路(全編碼器(full-encoder)電路)203，其將鎖存器電路202中保持的輸出二值化；計數器電路204，其對環形延遲電路201的輸出中的一個進行計數作為計數時鐘；以及存儲器電路205，其保持二值化電路203和計數器電路204的輸出。

下面將描述AD轉換操作。圖8是例示圖7中示出的現有技術AD轉換電路的操作定時的時序圖。起始脈沖的邏輯狀態StartP從低(L)狀態變換到高(H)狀態，使得構成環形延遲電路201的延遲器件的邏輯狀態按順序改變。由此，脈沖在環形延遲電路201中循環。在經過預定量的時間之后，鎖存器電路202保持(鎖存)環形延遲電路201的輸出。如圖8所示，環形延遲電路201的輸出對應于9個狀態(狀態0到狀態8)中的任一個狀態。在鎖存器電路202中保持(鎖存)的環形延遲電路201的輸出被二值化電路203全編碼(即，并行編碼)，使得產生二進制數據(低位計數值)。計數器電路204對延遲電路1NV8的輸出進行計數作為計數時鐘，并且產生計數值(高位計數值)。低位計數值和高位計數值保持在存儲器電路205中，并且作為數字數據輸出到后面的電路。

如上所述的AD轉換電路可應用于攝像裝置。日本特開No.2009-033297公開了將AD轉換電路布置在與各個像素列對應設置的列單元中并且將像素輸出的信號AD轉換的例子。

在使用根據該現有技術的例子的AD轉換電路的攝像裝置中，當在與一像素被復位時的復位電平相對應的第一像素信號和與該像素的入射光量相對應的第二像素信號之間執行減法(相關雙采樣(CDS)處理)時，將第一像素信號和第二像素信號保持在列單元中，將像素信號并行地輸出到設置在列單元之外的二值化電路和減法(CDS處理)電路，并且獲得數字數據。

在上述的現有技術攝像裝置中，將描述作為環形延遲電路的輸出的低位相位信號(或者鎖存器電路的輸入信號)具有8狀態數據且作為計數器電路的輸出的高位計數值具有9比特數據的例子。

當然，隨著像素數量的增加，必須在列單元之外高速地發送第一像素信號和第二像素信號。此外，如果不在列單元中進行二值化和減法(CDS處理)，則必須輸出總共34個信號，其中包括針對第一像素信號的總共17個信號和針對第二像素信號的總共17個信號，針對第一像素信號的17個信號包括8個低位相位像素信號以及高位計數值的9個比特，針對第二像素信號的17個信號包括8個低位相位像素信號以及高位計數值的9個比特。

如果根據相位(同步)高速地輸出34個信號并且執行二值化和減法(CDS處理)，則電路規模變大并且其控制變得復雜。這成為妨礙使用上述構造的攝像裝置的加速或像素數量增加的因素。如果能夠在列單元內執行二值化和減法(CDS處理)，則簡化了相位調整，這是因為當只將12個比特(即，12個數據信號)輸出到列之外時可能是合適的。因此，能夠進一步提高速度或者增加像素的數量。

發明內容

本發明提供了一種攝像裝置，該攝像裝置能夠在列單元內執行二值化和減法并且簡化信號相位調整。