[發明專利]源漏自對準的MOS器件及其制作方法

無效

• 申請號: 201110386816.9
• 申請日: 2011-11-29
• 公開（公告）號: CN102569399A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 劉洪剛;常虎東;盧力;王虹;薛百清;孫兵
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/43;H01L21/336;H01L21/283
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明涉及半導體集成電路制造技術領域，具體涉及一種源漏自對準的MOS器件及其制作方法。

背景技術

III-V化合物半導體材料相對硅材料而言，具有高載流子遷移率、大的禁帶寬度等優點，而且在熱學、光學和電磁學等方面都有很好的特性。在硅基CMOS技術日益逼近它的物理極限后，III-V化合物半導體材料以其高電子遷移率特性有可能成為備選溝道材料，用來制作CMOS器件。然而，III-V族半導體器件與硅器件有著許多不同的物理與化學性質，適合于硅器件的MOS結構及制作流程不一定可以應用到III-V族半導體器件中。因此，需要在III-V族半導體上采用新的器件結構和新的制作流程，以充分發揮III-V族半導體材料的材料特性，提高MOS器件的直流特性與射頻特性，以滿足高性能III-V族半導體CMOS技術的要求。

發明內容

(一)要解決的技術問題

有鑒于此，本發明的主要目的是提供一種源漏自對準的MOS器件及其制作方法，以實現低的源漏電阻，同時可以控制柵源與柵漏的間距，提高III-V?MOS器件的電流驅動能力，滿足高性能III-V?CMOS技術在數字和射頻方面的應用需求。

(二)技術方案

為達到上述目的，本發明提供了一種源漏自對準的MOS器件，包括：單晶襯底層101；在該單晶襯底101上形成的III-V半導體層102；在該III-V半導體層102上形成的歐姆接觸層103；在該歐姆接觸層103上形成的低K介質層104；刻蝕該歐姆接觸層103與該低K介質層104形成柵槽，在該柵槽中形成的由絕緣介質制作的側墻結構105；在形成側墻結構105的外延片上形成的高K柵介質層106；在柵槽區域的該高K柵介質層106之上形成的柵金屬電極107；以及以該柵金屬電極107為掩模刻蝕該高K柵介質層106和該低K介質層104露出歐姆接觸層103，在露出的該歐姆接觸層103上形成的源漏金屬電極108。

為達到上述目的，本發明還提供了一種制作源漏自對準的MOS器件的方法，包括：步驟1：選擇一單晶襯底層101；步驟2：在該單晶襯底101上形成III-V半導體層102；步驟3：在III-V半導體層102上形成歐姆接觸層103；步驟4：在歐姆接觸層103上形成低K介質層104；步驟5：刻蝕歐姆接觸層103與低K介質層104，形成柵槽；步驟6：在柵槽中形成由絕緣介質制作的側墻結構105；步驟7：在形成側墻結構105的外延片上形成高K柵介質層106；步驟8：在柵槽區域的高K柵介質層106之上形成柵金屬電極107；步驟9：以柵金屬電極107為掩模刻蝕該高K柵介質層106和低K介質層104，露出歐姆接觸層103；步驟10：在露出的歐姆接觸層103上形成源漏金屬電極108。

(三)有益效果

從上述技術方案可以看出，本發明具有以下有益效果：

本發明提供的這種源漏自對準的MOS器件及其制作方法，利用多層源漏金屬層直接在III-V半導體層上形成低電阻歐姆接觸，減小了源漏的寄生電阻；通過側墻工藝實現柵源與柵漏結構的自對準，提高器件的一致性；通過采用低K介質材料分離柵金屬以源漏金屬，使得柵源、柵漏的寄生電容進一步降低，進而提高器件的射頻性能。

附圖說明

圖1是依照本發明實施例的源漏自對準的MOS器件的示意圖；

圖2是依照本發明實施例制作源漏自對準的MOS器件的方法流程圖；

圖3-1至圖3-9是依照本發明實施例制作源漏自對準的MOS器件的工藝流程圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。

本發明提供的源漏自對準的MOS器件，利用多層源漏金屬層直接在III-V半導體層上形成低電阻歐姆接觸，減小了源漏的寄生電阻；通過側墻工藝實現柵源與柵漏結構的自對準，提高器件的一致性；通過采用低K介質材料分離柵金屬以源漏金屬，使得柵源、柵漏的寄生電容進一步降低，進而提高器件的射頻性能。