[發(fā)明專(zhuān)利]一種改進(jìn)型DDS信號(hào)發(fā)生器及其信號(hào)發(fā)生方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201110384207.X
• 申請(qǐng)日: 2011-11-28
• 公開(kāi)（公告）號(hào): CN102497205A
• 公開(kāi)（公告）日: 2012-06-13
• 發(fā)明（設(shè)計(jì)）人: 黃繼業(yè);高明煜;黃健;鄒宏;何志偉
• 申請(qǐng)（專(zhuān)利權(quán)）人: 杭州電子科技大學(xué)
• 主分類(lèi)號(hào): H03L7/18
• 分類(lèi)號(hào): H03L7/18
• 代理公司: 杭州求是專(zhuān)利事務(wù)所有限公司 33200
• 代理人: 杜軍

技術(shù)領(lǐng)域

本發(fā)明屬于儀器儀表領(lǐng)域，涉及一種改進(jìn)型DDS信號(hào)發(fā)生器及其信號(hào)發(fā)生方法。

背景技術(shù)

DDS信號(hào)發(fā)生器，即直接數(shù)字式頻率合成器，與傳統(tǒng)的頻率合成器相比，DDS信號(hào)發(fā)生器具有低成本、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在典型與電子儀器領(lǐng)域。當(dāng)前的DDS信號(hào)發(fā)生器相位累加器輸出數(shù)據(jù)直接送入存儲(chǔ)器地址輸入，導(dǎo)致所需要的波形存儲(chǔ)器容量大，且頻率步進(jìn)值大，不容易調(diào)節(jié)。

發(fā)明內(nèi)容

本發(fā)明的目的在于，針對(duì)傳統(tǒng)的DDS信號(hào)發(fā)生器，提出一種改進(jìn)型DDS信號(hào)發(fā)生器及其信號(hào)發(fā)生方法，旨在減小頻率步進(jìn)值，節(jié)省存儲(chǔ)空間。

一種改進(jìn)型DDS信號(hào)發(fā)生器，包括晶振、FPGA、SRAM和D/A轉(zhuǎn)換器。FPGA接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的頻率字，F(xiàn)PGA進(jìn)行處理后輸入至SRAM，SRAM的輸出與D/A轉(zhuǎn)換器信號(hào)連接。

所述的FPGA由鎖相環(huán)、相位累加器和除法器組成；鎖相環(huán)接收晶振輸入的時(shí)鐘信號(hào)，鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器接收外部輸入的頻率字，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)作為FPGA的輸出。

利用上述的DDS信號(hào)發(fā)生器產(chǎn)生DDS信號(hào)的方法包括以下步驟：

步驟A1：將輸入到FPGA頻率為?_x?的時(shí)鐘輸入，經(jīng)鎖相環(huán)，輸出產(chǎn)生頻率為?_clk的CLK_DIV?信號(hào)，其中?_clk頻率為?_x頻率的十分之一。

步驟A2：FPGA將外部輸入的頻率字存入FPGA內(nèi)建的REG_FW步長(zhǎng)寄存器中，將輸入的相位初始值存入FPGA內(nèi)建的REG_PHASE相位寄存器中。

步驟A3：在FPGA中內(nèi)建相位累加寄存器REG_ACC，設(shè)定相位累加器寄存器REG_ACC的初始值為REG_PHASE相位寄存器所保存的數(shù)值。

步驟A4：相位累加器寄存器REG_ACC在CLK_DIV信號(hào)的上升沿時(shí)，以REG_FW步長(zhǎng)寄存器中的數(shù)值為步長(zhǎng)自增，并將相位累加器寄存器REG_ACC對(duì)累加器模值取模，即數(shù)值M_MAX取模，并將所得的數(shù)值存入相位累加器寄存器REG_ACC。

步驟A5：取出相位累加器寄存器REG_ACC中的數(shù)值，將相位累加器寄存器REG_ACC的數(shù)值乘以36000，再整除累加器模值M_MAX后賦值給正弦ROM存儲(chǔ)表地址寄存器ROM_ADDR；所述的正弦ROM存儲(chǔ)表存儲(chǔ)在SRAM中。

步驟A6：將正弦ROM存儲(chǔ)表內(nèi)地址為ROM_ADDR中存儲(chǔ)的數(shù)據(jù)輸出到D/A轉(zhuǎn)換器的輸入端，D/A轉(zhuǎn)換器的輸出即為DDS信號(hào)。

所述的相位累加器寄存器REG_ACC的取模運(yùn)算實(shí)現(xiàn)方法具體是：

步驟B1：判斷相位累加器寄存器REG_ACC中的數(shù)值是否大于累加器模值M_MAX，如果是則執(zhí)行步驟B2，否則執(zhí)行步驟B3。

步驟B2：將相位累加器寄存器REG_ACC中的數(shù)值減去累加器模值M_MAX后賦值給相位累加器寄存器REG_ACC。

步驟B3：相位累加器寄存器REG_ACC中的數(shù)值保持不變。

進(jìn)一步說(shuō)，?_x時(shí)鐘輸入頻率為36MHz。

進(jìn)一步說(shuō)，累加器模值M_MAX為36000000，是36000的整數(shù)倍。

進(jìn)一步說(shuō)，正弦ROM存儲(chǔ)表地址寄存器ROM_ADDR數(shù)值的整除運(yùn)算使用14級(jí)流水線(xiàn)除法器實(shí)現(xiàn)。

與現(xiàn)有的技術(shù)相比，本發(fā)明的有益效果是：減小了波形存儲(chǔ)器的容量，降低了頻率步進(jìn)值。

附圖說(shuō)明

圖1是本發(fā)明的硬件框圖；

圖2是本發(fā)明的方法實(shí)現(xiàn)框圖。

具體實(shí)施方式

以下結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

如圖1所示，改進(jìn)型DDS信號(hào)發(fā)生器包括晶振、FPGA、SRAM、D/A轉(zhuǎn)換器；FPGA接收晶振輸入的時(shí)鐘信號(hào)和外部輸入的數(shù)據(jù)，F(xiàn)PGA將輸入處理之后輸出給SRAM地址輸入端，SRAM數(shù)據(jù)輸出端輸出數(shù)據(jù)給D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器輸出的信號(hào)就是所需要的信號(hào)；其中FPGA包括鎖相環(huán)、相位累加器和除法器，鎖相環(huán)接收FPGA接收的晶振輸入的時(shí)鐘信號(hào)，鎖相環(huán)輸出的信號(hào)作為相位累加器的時(shí)鐘，相位累加器的輸出作為除法器的輸入，除法器輸出信號(hào)直接送出FPGA。

如圖2所示，上述信號(hào)發(fā)生器產(chǎn)生DDS信號(hào)的具體步驟：

步驟A1：將輸入到FPGA頻率為36MHz的時(shí)鐘輸入，經(jīng)鎖相環(huán)，輸出產(chǎn)生頻率為360KHz的CLK_DIV?信號(hào)。