[發明專利]半導體集成器件及其形成方法

有效

• 申請號: 201110382840.5
• 申請日: 2011-11-25
• 公開（公告）號: CN103137657A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L27/105;H01L21/02;H01L21/8234
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體集成器件及其形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件為了達到更快的運算速度、更大的資料存儲量以及更多的功能，半導體芯片向更高集成度方向發展，即半導體器件的特征尺寸(CD，Critical?Dimension)越小，而半導體芯片的集成度越高。

隨著半導體器件的特征尺寸(CD，Critical?Dimension)越小，半導體芯片的集成度越高，在單位面積上需要形成的單元數量和類型也越來越多，從而對半導體工藝要求也越來越高。如何合理安排各種不同單元的位置、以及利用各單元的制造的共同點來節約半導體工藝步驟成為現在研究的熱點。

公開號為US2002/0064964A1的美國專利文獻公開了一種使用“后柵”工藝形成金屬柵極的方法，包括：提供半導體襯底，所述半導體襯底上形成有替代柵和位于所述半導體襯底上覆蓋所述替代柵的層間介質層；以所述替代柵作為停止層，對所述層間介質層進行化學機械研磨工藝(CMP)；除去所述替代柵后形成溝槽；通過PVD方法向所述溝槽內填充金屬，以形成金屬柵電極層；用化學機械研磨法研磨金屬柵電極層至露出層間介質層，形成金屬柵極。由于金屬柵極在源漏區注入完成后再進行制作，這使得后續工藝的數量得以減少，避免了金屬材料不適于進行高溫處理的問題。

在半導體襯底表面或內部，除了上述的金屬柵極結構，還需要在其他區域形成例如電阻的半導體器件，現有工藝通常是先在某一區域形成金屬柵極，然后在另一區域形成電阻，但是現有工藝形成步驟會采用多次刻蝕、沉積、光刻，工藝步驟繁瑣。

發明內容

本發明解決的問題是提供一種工藝簡單、集成度高的半導體集成器件及其形成方法。

為解決上述問題，本發明提供一種半導體集成器件形成方法，包括：提供半導體襯底，所述半導體襯底具有第一區域和與第一區域對應的第二區域，所述第一區域的半導體襯底表面具有氧化層；在所述半導體襯底表面形成多晶硅層；減薄第二區域的多晶硅層，使得第二區域的多晶硅層厚度小于第一區域的多晶硅層厚度；部分刻蝕第一區域的多晶硅層和第二區域的多晶硅層直至暴露出半導體襯底，在第一區域形成多晶硅偽柵，在第二區域形成電阻；在所述半導體襯底表面形成阻擋層，且所述阻擋層覆蓋所述多晶硅偽柵和電阻；在所述阻擋層表面形成介質層；平坦化所述介質層直至暴露出第二區域的阻擋層表面以及同時暴露出第一區域的多晶硅偽柵表面；去除多晶硅偽柵和氧化層，形成開口；在所述開口的底部和側壁形成柵介質層，在所述柵介質層表面形成填充開口的柵金屬層。

可選的，第二區域的多晶硅層厚度小于第一區域的多晶硅層厚度100埃至200埃。

可選的，所述多晶硅層厚度為300埃至1000埃。

可選的，減薄第二區域的多晶硅層的工藝為等離子體刻蝕、化學試劑刻蝕、或化學機械拋光。

可選的，所述阻擋層的材料為氮化硅。

可選的，所述阻擋層的厚度為100埃至150埃。

可選的，所述介質層的材料為氧化硅、摻磷的氧化硅、摻硼的氧化硅或摻硼磷的氧化硅。

可選的，所述柵介質層材料為高k材料。

可選的，所述柵介質層材料為氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。

可選的，所述柵金屬層為單一覆層或多層堆疊結構。

可選的，當所述柵金屬層為單一覆層時，所述柵金屬層材料為鋁、銅、銀、金、鉑、鎳、鈦、鈷、鉈、鉭、鎢、鈦鎢、或鎳鉑。

可選的，當所述柵金屬層為多層堆疊結構時，所述金屬層包括：位于所述柵介質層表面的功函數金屬層，和位于所述功函數金屬層表面的鋁金屬層。

可選的，所述功函數金屬層材料為TiN、Ti、Ta、TiAl或TaN。

可選的，所述柵介質層和所述柵金屬層的總厚度為電阻的厚度的1.1倍至2倍。

本發明還提供一種半導體集成器件，包括：半導體襯底，所述半導體襯底具有第一區域和與第一區域對應的第二區域；位于第一區域的半導體襯底表面的柵介質層；位于所述柵介質層表面的柵金屬層；位于所述柵介質層和柵金屬層兩側的半導體襯底內的源極區和漏極區；位于所述第二區域的半導體襯底表面的電阻，且所述柵介質層和所述柵金屬層的總厚度為電阻的厚度的1.1倍至2倍；位于所述柵介質層和柵金屬層兩側的半導體襯底表面、且覆蓋所述電阻的阻擋層。

可選的，所述電阻材料為多晶硅。

可選的，所述柵介質層材料為高k材料。