[發明專利]一種利用Xilinx PROM實現FPGA配置的裝置和方法

有效

• 申請號: 201110382604.3
• 申請日: 2011-11-28
• 公開（公告）號: CN102495743A
• 公開（公告）日: 2012-06-13
• 發明（設計）人: 白宗元;張英文;竇曉光;李靜;張磊;紀奎;劉朝輝;李鋒偉
• 申請（專利權）人: 曙光信息產業股份有限公司
• 主分類號: G06F9/445
• 分類號: G06F9/445
• 代理公司: 北京安博達知識產權代理有限公司 11271
• 代理人: 徐國文

1.一種利用Xilinx?PROM實現FPGA配置的裝置，所述裝置包括：FPGA，其特征在于，與所述FPGA連接的XCF32P單元。

2.根據權利要求1所述的裝置，其特征在于，所述FPGA包括主控制模塊和多重邏輯模塊；所述主控制模塊控制所述多重邏輯模塊進行工作。

3.根據權利要求1所述的裝置，其特征在于，所述XCF32P單元的內部設有類型存儲模塊；所述XCF32P單元的外部依次設有引腳CE、OE/RESET、REV_SEL、D[0:7]、CF、EN_EXT_SEL；所述類型存儲模塊設有4個配置鏡像(Design?Revision)。

4.根據權利要求2所述的裝置，其特征在于，所述主控制模塊設置有控制邏輯狀態機和MB觸發器；所述主控制模塊依次設有引腳RESET、MB?Trigger、REV_SEL[1:0]；所述主控制模塊將所述控制邏輯狀態機和所述MB觸發器發出的指令傳輸到所述多重邏輯模塊。

5.根據權利要求2所述的裝置，其特征在于，所述多重邏輯模塊設置的引腳數量為二，其中一個由所述多重邏輯模塊的輸出進行驅動；另一個與所述OE/RESET引腳連接。

6.根據權利要求3所述的裝置，其特征在于，所述引腳OE/RESET、REV_SEL[1:0]、D[0:7]和CF分別與所述多重邏輯模塊連接；所述引腳CE和EN_EXT_SEL接地。

7.根據權利要求3所述的裝置，其特征在于，所述引腳CE接地，以確保PROM一直處于啟用狀態；所述REV_SEL[1:0]引腳在所述XCF32P單元內部可編程設計修訂控制位，用來選擇存儲在所述類型存儲模塊的配置鏡像；所述CF引腳由所述多重邏輯模塊的輸出驅動；所述EN_EXT_SEL引腳決定是使用外部引腳還是內部控制位來選擇配置鏡像。

8.根據權利要求3所述的裝置，其特征在于，所述RESET引腳用于復位所述控制邏輯狀態機和所述MB觸發器；所述MB?Trigger引腳用于將所述MB觸發器發出的指令傳輸到所述多重邏輯模塊。

9.根據權利要求3所述的裝置，其特征在于，所述類型存儲模塊中的配置鏡像是2個。

10.根據1-9項權利要求任一項所述裝置的實現FPGA配置的方法，其特征在于，所述方法包括如下步驟：

1：所述FPGA從初始狀態進入0狀態，對設計中使用的變量或信號進行置位/復位；所述控制邏輯狀態機收到來自所述FPGA設計的動態重配置的觸發信號后，從0狀態進入1狀態；2：所述多重邏輯模塊將低電平信號驅動到所述XCF32P單元的所述CF引腳上，并將主應用設置好的配置鏡像傳至所述XCF32P單元的所述REV_SEL[0:1]引腳；到指定的REV_SEL建立時間后，所述控制邏輯狀態機從1狀態進入2狀態；3：將高電平信號和低電平信號分別傳輸到所述XCF32P單元的所述CF引腳和所述FPGA上的所述PROG_B引腳；300ns后，FPGA開始對配置存儲器重新初始化；所述INIT_B引腳變為高電平時，所述XCF32P單元將存儲在被選中的配置鏡像中的配置數據發送到所述FPGA中。

11.根據權利要求10所述的方法，其特征在于，所述步驟2中，建立REV_SEL的時間為300ns。

12.根據權利要求10所述的方法，其特征在于，所述步驟3中，在重配置完成后，所述FPGA配置邏輯通過將DONE引腳置為高電平發出信號，隨后所述控制邏輯狀態機回到0狀態；所述DONE引腳設置在所述FPGA上，所述DONE引腳完成由所述XCF32P單元到所述FPGA的數據加載。